门电路系统学习：组合逻辑设计基础指南
你有没有在调试FPGA时，发现一个信号在仿真里完全正确，上板后却总在特定输入组合下“抽风”？或者在综合报告里看到工具悄悄给你加了一个锁存器（latch），而你的Verilog代码明明写的是always @(*)——结果查了一整天，才发现是某个分支没覆盖全？这些不是玄学，而是门电路行为在物理世界中真实回响的痕迹。
组合逻辑，看起来简单：输入变了，输出立刻跟着变。没有状态、不记往事、不等时钟。但正是这种“纯粹”，让它成了数字系统里最不容妥协的一环——它不原谅毛刺，不接受模糊定义，也不宽恕未定义的输入分支。今天，我们就抛开教科书式的总分总结构，从一块真实芯片的角落出发，一层层剥开门电路背后的工程逻辑。
从一个反相器开始：它不只是“取反”
CMOS反相器常被当作入门第一课，但多数教程只告诉你“输入0出1，输入1出0”。可当你真正去读74HC04的数据手册第5页的电压传输特性（VTC）曲线时，会发现：
- 输入在0.8V～2.0V之间时，输出并非稳定高或低，而是在快速翻转的过渡区；
- 这段区域的斜率决定了噪声容限：NMH（高电平噪声容限）≈ VOH− VIH，NML（低电平噪声容限）≈ VIL− VOL；
- 如果前级驱动能力弱、走线长、负载电容大，信号可能缓慢爬升，在VTC陡峭区停留过久——这就成了毛刺温床。
所以，一个反相器的本质，其实是一个受控开关+一个非线性放大器。它的“逻辑功能”只是静态工作点的副产品；而它的“电气行为”，才决定你整个系统的鲁棒性。
💡 实战提示：在高速接口（如SPI从机采样）中，若发现CLK边沿附近数据偶尔错采，先别急着改时序约束——用示波器看一眼CLK和MOSI的VTC交叠区，往往比重跑综合快得多。
