自微处理器问世以来，半导体制造商一直致力于在有限面积内集成更多晶体管，以提升机器性能。然而，随着晶体管尺寸持续缩小，芯片上可容纳的数量已趋近物理极限，行业亟需突破性解决方案。
IBM最新推出的纳米堆栈（Nanostack）芯片架构，正是应对这一挑战的创新之举。这项技术允许以三维方式构建晶体管，标志着芯片设计的范式转变。过去60多年来，芯片缩放一直局限于X轴和Y轴两个维度，而纳米堆栈技术解锁了Z轴，使芯片能够向上延伸。这与高密度城市中向上建造高楼的逻辑如出一辙——在相同占地面积上，向上发展意味着更高的空间利用率。与IBM此前用于2纳米节点芯片的纳米片技术相比，纳米堆栈技术使每单位面积内的晶体管数量提升了近两倍。IBM研究人员通过将硅片及其晶体管层层叠加，实现了三维器件的工程化落地。
这一技术带来的密度提升令人印象深刻——在指甲大小的芯片上可集成近1000亿个晶体管。初步性能测试显示，与2纳米节点芯片技术相比，纳米堆栈芯片的能耗降低70%，运算速度提升50%。这意味着基于纳米堆栈技术构建的芯片，在AI模型训练和推理方面速度更快，笔记本电脑和手机电池续航更持久，设备实现同等性能所需的功耗也将大幅减少。
什么是纳米堆栈
从本质上看，纳米堆栈是纳米片的叠层结构。纳米片技术由IBM研发，于2017年正式推出，以全环绕栅极晶体管（GAA）取代了当时主流的鳍式场效应晶体管（FinFET）技术，在缩小晶体管间距的同时有效抑制了漏电问题。
但将纳米堆栈简单描述为"叠加的纳米片"，远不足以体现这一新器件的真正复杂性。其中一项重大进展是：N型和P型晶体管可以顺序垂直堆叠，而非并排排列。这种分离方式使电源信号和数据信号可通过各自独立的器件传输。
这两类晶体管均由经过"掺杂"处理的半导体材料制成，以控制电流走向。N型晶体管通过引入磷等元素向硅中注入额外电子，以带负电荷的载流子主导导电；P型晶体管则通过掺入硼等元素制造"空穴"（正电荷载流子），电流通过空穴的定向移动传导。
IBM研究院半导体业务技术发展总监Nelson Felix表示，两类晶体管的性能可通过不同材料进一步优化，分层设计为探索各自最优材料组合提供了可能。
在制造工艺上，纳米堆栈中的晶体管采用类似砖块的交错排列方式，而非上下对齐。结合低于18纳米的超紧密后段互连（BEOL）线距，纳米堆栈实现了更高的单位面积晶体管密度。
为什么需要新的晶体管技术
答案直截了当：为了突破晶体管密度提升所带来的瓶颈。
Felix表示："我们已经快用尽所有方法，无法在不同材料体系共存的情况下继续缩小间距。"
1965年，英特尔联合创始人戈登·摩尔预测，芯片上的晶体管密度将每年翻一番；十年后，他将这一周期修正为约两年，这便是后来广为人知的"摩尔定律"。这一修正隐含着对缩放挑战日益严峻的预判。
"十五年前我们就在讨论撞上'天花板'的问题，觉得晶体管缩放终有一天会因为物理极限而停滞。"IBM研究院半导体科学家Griselda Bonilla说，"但材料和工具领域的持续创新，真正推动了这些技术的发展，回头想想真是令人惊叹。"
通过重构晶体管架构，纳米堆栈技术有望将逻辑技术的缩放路线延续至2040年。
纳米堆栈面临哪些挑战
尽管纳米堆栈突破了二维时代的缩放限制，但也带来了新的技术挑战。
第一个挑战是晶圆对准与均匀性：由于纳米堆栈依赖晶圆键合技术，需要对晶圆的平整度以及晶体管之间的对准精度进行严格控制。为此，工程师在晶体管层之间引入了一层薄氧化物介电层（键合层），以最大限度降低寄生电容和寄生电阻。
第二个挑战是互连布线更加复杂：由于导线尺寸更小，且需要跨越多个晶体管层进行连接，布线难度大幅增加。更先进的光刻技术正在为这一问题提供解决方案。
纳米堆栈带来了哪些性能提升
将P型和N型晶体管解耦之后，工程师得以为每类晶体管自由探索最优材料。过去，材料选择往往是两者性能之间的折中，而在纳米尺度下，针对每类晶体管功能分别优化材料组合尤为关键。
IBM研究院先进逻辑技术研究高级经理Tenko Yamashita表示，纳米堆栈架构具有更强的灵活性："可以根据所需的沟道材料和工艺，选择N型在上、P型在下，或反之。"
纳米堆栈芯片采用背面供电方式，将电源传输移至晶圆背面，正面则专用于信号传输。这种"双背面供电"（BPD）或"背面电源分配网络"（BSPDN）设计有助于进一步提升芯片密度。Yamashita表示，纳米堆栈芯片的片上存储容量提升了40%，同时在更高晶体管密度下依然实现了显著节能与更快运算。
哪些关键创新使纳米堆栈成为可能
IBM半导体全球研发副总裁Huiming Bu表示："纳米堆栈之所以能在今天实现，得益于过去所没有的几项关键技术。"其中最为核心的，是晶圆级键合技术的产业化进展，以及BSPDN技术的日趋成熟。
制造这一新一代高密度芯片，还需要专用的晶体管蚀刻工具。IBM将借助奥尔巴尼纳米技术综合体（Albany Nanotech Complex）即将引入的高数值孔径极紫外（High NA EUV）光刻设备来实现这一目标。
High NA EUV由ASML研发，是生产下一代芯片所不可或缺的先进印刷技术。Bonilla表示，要以可靠方式制造亚1纳米晶体管，这项技术是绝对必要的。现有工艺虽然理论上可以实现16纳米线距导线的蚀刻，但需要反复多次图案化和蚀刻，工序繁琐且容易出现断线、弯曲等缺陷。
"有了High NA EUV，一次就能完成。这减少了反复加工的次数，从而提升了良率。"Bonilla说。
ASML总裁兼首席执行官Christophe Fouquet表示："ASML很荣幸在纳米堆栈架构的早期开发阶段就深度参与其中。该架构依托High NA EUV技术所带来的更高分辨率和更严格的工艺控制。先进光刻技术的图案化能力提升和工艺复杂度降低，正在助力开启激动人心的新创新，IBM的纳米堆栈技术就是一个典型案例。"
晶圆制造设备主要供应商泛林集团（Lam Research）Aether产品线副总裁Rich Wise也表示："我们祝贺合作伙伴IBM在3D逻辑缩放上取得的新进展。干式EUV光刻胶技术告别了传统湿化学方法，在分辨率、生产效率和良率方面均有显著提升，将为这一新一代芯片技术的高良率量产提供支撑。"
下一步走向何方
进入纳米堆栈时代，IBM正在重新定义逻辑缩放的规则。问题不再是如何在二维空间内塞入更多晶体管，而是如何在三维空间中持续突破。
IBM研究院科学家将持续探索优化N型和P型晶体管性能的新材料。即便趋近7埃（约等于几个原子直径）的空间极限，通过材料优化仍有望进一步挖掘性能潜力。
东京电子（TEL）总裁兼首席执行官Kawai Toshiki表示："纳米堆栈代表了IBM与TEL长达20余年半导体创新合作的最新篇章。展望未来，双方在光刻、蚀刻和键合等相关领域的持续创新合作，将是推动这一技术在未来十年演进的关键所在。"
Bu表示，除已有的技术突破外，未来几年还有若干关键领域亟待攻克，以推动纳米堆栈技术进入产业化应用。这些领域包括：具有导热性能的薄介电键合材料（有助于改善密集空间内的散热）、改进的芯片背面和斜面制造工艺、用于质量管控的三维量测与检测技术，以及兼容新型三维芯片设计的电子设计自动化工具。Bu及其团队正在加紧推进上述工作，力争让半导体行业尽快具备随纳米堆栈技术同步扩展的能力。
Q&A
Q1：纳米堆栈和纳米片有什么区别？
A：纳米片是IBM于2017年推出的晶体管技术，采用全环绕栅极（GAA）结构，解决了鳍式场效应晶体管（FinFET）在微缩时的漏电问题。纳米堆栈则是在纳米片基础上的进一步演进，通过将多层纳米片垂直叠加，并实现N型与P型晶体管的分层堆叠，从而将芯片集成从二维扩展至三维空间。两者最大的区别在于纳米堆栈引入了Z轴缩放，大幅提升了单位面积晶体管密度。
Q2：IBM纳米堆栈芯片相比2纳米芯片性能提升了多少？
A：根据IBM公布的初步数据，纳米堆栈芯片相比2纳米节点芯片技术，能耗降低约70%，运算速度提升约50%，片上存储容量提升约40%，且每单位面积可容纳的晶体管数量近乎翻倍，整体达到指甲大小芯片上集成约1000亿个晶体管的密度。
Q3：纳米堆栈芯片什么时候能量产？
A：目前纳米堆栈仍处于研发阶段，IBM尚未公布具体的量产时间表。IBM研究院指出，要实现产业化还需攻克多个关键技术，包括导热介电键合材料、三维量测检测技术和兼容的电子设计自动化工具等。此外，所需的High NA EUV光刻设备预计今年晚些时候才会在奥尔巴尼纳米技术综合体正式投入使用。IBM预计纳米堆栈技术将把逻辑技术缩放路线延续至2040年。
