西南科大数电实验七：Lattice Diamond环境下4位串行累加器FPGA工程（含测试激励与完整波形）

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简介：直接可用的Lattice Diamond工程文件，实现4行串行累加器功能，适用于西南科技大学数字电子技术课程实验七。工程包含主设计文件total_sum.v、带时钟同步和进位链路的测试平台total_sum_tb.v、引脚约束文件total_sum.lpf，以及已配置好的仿真运行环境（vsim.wlf波形文件、sim_para.tcl参数脚本）。打开即可加载波形观察串行输入数据逐位累加过程、进位传播延迟与时序稳定性。配套提供综合日志（transcript）、布局布线报告（total_sum_impl1.mrp、total_sum_impl1.par）、HTML版实现分析（total_sum_impl1_bgn.html）、源码清单（source_files.lst）及编译中间文件（impl1目录、total_sum_impl1.dir等），覆盖从代码编写、约束设置、综合实现到功能仿真的完整FPGA开发流程。支持Lattice主流CPLD/FPGA器件，特别适合高校数电实验中串行运算结构建模、时序逻辑验证与Diamond工具链实操训练。

1. 项目概述：一个真正“开箱即用”的数电实验工程，到底意味着什么？

在西南科技大学数字电子技术课程的实验教学现场，我见过太多学生卡在同一个地方：不是不会写Verilog，也不是不理解串行累加器的原理，而是被工具链拖垮——打开Lattice Diamond，新建工程、添加文件、配置器件、设置引脚约束、写测试平台、启动仿真……光是环境搭建就耗掉两节课，最后留给逻辑验证和波形分析的时间所剩无几。而这个名为“4位串行累加器”的工程包，恰恰就是为解决这个问题而生的。它不是一个“参考设计”，也不是一份“代码片段”，而是一个经过完整闭环验证的、可直接双击加载运行的FPGA工程实体。核心关键词“串行累加器”点明了它的电路本质：它不走并行总线的捷径，而是严格模拟数据一位一位串行进入、逐位相加、进位逐级传递的物理过程；“FPGA仿真”则界定了它的验证方式——不是纸上谈兵，而是通过ModelSim（集成在Diamond中）驱动真实时序，在波形图上亲眼看到每一位数据如何触发状态跳变、进位信号如何像多米诺骨牌一样延迟传播；“Diamond工程”是它的载体，意味着所有路径、约束、编译选项都已固化在工程文件里，你不需要知道impl1目录下.mrp文件里第372行写的Timing_Requirement参数是多少，也不需要手动去编辑.lpf文件里的LOCATE COMP "clk" SITE "P56"——这些都已经配好，且经过实测验证。它面向的不是芯片原厂工程师，而是大二刚接触硬件描述语言的学生，所以它的价值不在于“多先进”，而在于“多可靠”：你能把total_sum_tb.v里的输入序列从4'b1011改成4'b0110，保存后一键重跑仿真，立刻就能在waveform窗口里看到新的累加轨迹；你能打开total_sum_impl1_bgn.html，不用懂VHDL综合算法，也能看懂为什么关键路径延迟是8.3ns，为什么这个设计能稳定跑在50MHz时钟下。它解决的，是数字电路从“理论公式”到“屏幕波形”之间那道最真实的鸿沟。

2. 核心设计思路与方案选型解析：为什么是“串行”，又为什么必须“同步”？

2.1 串行累加器的本质：用时间换面积，用时序换确定性

一个4位并行加法器，只需要一级全加器链，理论上延迟就是单个全加器的传播延迟（比如2ns），但它需要4组独立的数据线、4组独立的进位线，硬件资源消耗是线性的。而这个实验选择“串行累加器”，其底层逻辑是典型的“用时间换面积”策略。它只用1根数据输入线（din）、1根时钟线（clk）、1根复位线（rst_n），以及1根进位输出线（cout）。整个累加过程被拆解为4个时钟周期：第一个周期，最低位din[0]进来，与初始累加器值（0）相加，结果存入sum_reg[0]，进位c_out暂存；第二个周期，din[1]进来，与sum_reg[0]和上一周期的进位c_out三者相加，结果存入sum_reg[1]……以此类推，直到第四个周期完成最高位运算。这种结构的硬件开销极小——核心就是一个1位全加器模块（fa.v或内联逻辑）+ 一个4位移位寄存器（sum_reg），外加一个1位进位D触发器（c_reg）。但代价是吞吐率：完成一次4位累加需要4个时钟周期。那么问题来了：为什么数电实验要刻意选择这个“低效”的方案？答案在于教学目标。并行加法器的延迟是静态的、可预测的，学生容易把它当成一个“黑盒子”。而串行累加器的每一拍操作，都强制暴露了进位链路的动态行为——c_reg的输出不是立刻生效，它要在下一个时钟沿才被采样；sum_reg的更新不是瞬时的，它依赖于当前din、当前sum_reg低位和c_reg三者的组合逻辑计算结果。这种“延迟可见性”，正是理解时序逻辑（Sequential Logic）与组合逻辑（Combinational Logic）边界的最佳教具。你在波形图上看到c_reg信号比sum_reg晚半个周期跳变，那一刻，建立时间（Setup Time）和保持时间（Hold Time）的概念就不再是课本上的定义，而是屏幕上跳动的实实在在的电压曲线。

2.2 同步设计原则：一切信号，必须向时钟对齐

翻看total_sum.v源码，你会发现一个贯穿始终的设计铁律：所有寄存器赋值，都发生在always @(posedge clk or negedge rst_n)块内，且复位是异步低电平有效。这意味着，无论din数据何时到来，无论外部噪声如何干扰，sum_reg和c_reg这两个核心状态寄存器，只会在clk的上升沿那一瞬间，根据当时din、sum_reg和c_reg的值，决定下一拍的状态。这是同步设计（Synchronous Design）的基石。很多初学者会犯一个典型错误：在always @(posedge clk)块里，用assign语句给一个wire赋值，然后把这个wire又当作另一个reg的输入。这在仿真中可能“看起来”没问题，但在FPGA综合后，会生成无法预测的锁存器（Latch），导致上电状态随机、功能不可靠。而本工程严格规避了这一点。total_sum.v里没有assign语句驱动任何状态变量；所有中间信号，如全加器的和输出sum_bit、进位输出carry_bit，都是在always块内用阻塞赋值（=）计算得出，并立即用于更新sum_reg和c_reg。这种写法，确保了综合工具（Lattice Synplify Pro）能将其映射为标准的D触发器+组合逻辑单元，布局布线报告（total_sum_impl1.mrp）里显示的“Register Count”和“LUT Count”才是真实可信的。更重要的是，它让仿真波形与上板实测波形高度一致——因为仿真器（ModelSim）模拟的，正是这种严格的同步时序模型。你可以把clk周期从100ns（10MHz）改成20ns（50MHz），观察波形是否依然稳定；也可以在total_sum_tb.v里故意把din的改变时刻挪到clk上升沿附近，立刻就能在波形上看到亚稳态（Metastability）的毛刺，从而深刻理解为什么数字系统里要有“同步FIFO”、“两级触发器打拍”这些看似冗余的设计。

2.3 测试平台（Testbench）的工程化设计：不只是“喂数据”，更是“建场景”

total_sum_tb.v绝非一个简单的“给几个输入，看几个输出”的脚本。它是一个精心构建的、可复现的硬件验证场景。首先，它的时钟生成模块（clk_gen）采用了initial块+forever循环的写法，精确控制clk的周期和占空比，并在仿真开始时自动复位（rst_n = 0）持续至少两个周期，确保所有寄存器进入确定的初始状态（sum_reg = 4'h0,c_reg = 1'b0）。其次，它的数据激励（din_stimulus）不是静态的常量，而是一个可控的序列发生器。它定义了一个reg [3:0] data_seq [0:3]数组，存储了4个待累加的4位数（例如{4'b1011, 4'b0110, 4'b1101, 4'b0011}），然后用一个integer i计数器，在每个clk上升沿后，将data_seq[i]的最低位（data_seq[i][0]）赋给din，同时i自增，模拟真正的串行数据流。最关键的是，它内置了完整的波形记录指令（$dumpfile("vsim.wlf"); $dumpvars(0, total_sum_tb);），并且在initial块末尾调用$finish，确保仿真在预定周期后自动停止，避免无限循环。这种设计，使得每一次仿真运行，都是一次完全相同的、可追溯的实验过程。你不需要记住“上次我按了哪个按钮”，只需要双击vsim.wlf，或者在Diamond里点击“Run Simulation”，就能立刻回到那个精确的波形视图。它把“验证”这件事，从一个依赖人工经验的模糊过程，变成了一个可编程、可版本控制、可自动化回归的工程实践。

3. 工程文件深度解析与实操要点：每一个文件，都在讲一个故事

3.1 主设计文件total_sum.v：逻辑的骨架与血肉

打开total_sum.v，第一眼看到的是端口声明：

module total_sum ( input wire clk, input wire rst_n, input wire din, output reg [3:0] sum_out, output reg cout );

这里有两个细节值得深究。第一，sum_out和cout被声明为reg类型，而非wire。这是Verilog语法的硬性要求：只有reg才能在always块中被赋值。第二，rst_n是低电平复位，这符合Lattice器件的典型复位习惯（高电平复位在某些CPLD上可能导致上电竞争）。再往下看核心逻辑：

always @(posedge clk or negedge rst_n) begin if (!rst_n) begin sum_reg <= 4'h0; c_reg <= 1'b0; end else begin // 全加器逻辑：sum_bit = din ^ sum_reg[0] ^ c_reg; // carry_bit = (din & sum_reg[0]) | (sum_reg[0] & c_reg) | (din & c_reg); sum_reg <= {sum_reg[2:0], sum_bit}; // 左移一位，新bit进入LSB c_reg <= carry_bit; end end

这段代码揭示了串行累加的精髓。sum_reg是一个4位移位寄存器，每次时钟上升沿，它都将高位（[2:0]）左移，把新计算出的sum_bit（当前位的和）填入最低位（[0]）。c_reg则像一个接力棒，把上一拍的进位结果，传递给下一拍的全加器计算。sum_out和cout只是对sum_reg和c_reg的简单连线（assign sum_out = sum_reg; assign cout = c_reg;），它们是纯粹的组合逻辑输出，没有任何寄存器，因此没有时序延迟。这个设计保证了sum_out的更新是“透明”的——只要sum_reg变了，sum_out立刻反映。这也是为什么在波形图上，你能清晰地看到sum_out的每一位，是如何随着clk的节拍，从0000一步步变成1011、1001、0110、1001的。它不是一个抽象的数值，而是一组在时间轴上精确排布的比特流。

3.2 引脚约束文件total_sum.lpf：让代码与物理世界握手

total_sum.lpf是连接虚拟设计与真实FPGA芯片的“翻译官”。它告诉综合工具：“clk这个信号，请务必连接到芯片上编号为P56的物理引脚；din请连到P55；sum_out[0]请连到P45……”。打开这个文件，你会看到类似这样的行：

LOCATE COMP "clk" SITE "P56"; LOCATE COMP "din" SITE "P55"; LOCATE COMP "sum_out[0]" SITE "P45"; LOCATE COMP "sum_out[1]" SITE "P44"; LOCATE COMP "sum_out[2]" SITE "P43"; LOCATE COMP "sum_out[3]" SITE "P42"; LOCATE COMP "cout" SITE "P41";

这些SITE编号，直接对应着Lattice LCMXO2-7000HE（或其他实验板所用型号）芯片的封装手册（Package Pinout）。为什么这个文件如此重要？因为FPGA的内部逻辑资源（LUT、FF）是海量的、可编程的，但外部引脚是固定的、稀缺的。如果你不指定约束，综合工具会随机分配，很可能导致clk被分到一个没有全局时钟网络（Global Clock Network）的普通IO上，结果就是时钟抖动（Jitter）极大，整个设计在高频下根本无法稳定工作。而P56这个位置，在Lattice的封装手册里，明确标注为一个专用的全局时钟输入引脚（GCLK0），它内部直连芯片的全局时钟缓冲器（BUFG），能保证时钟信号以最小的偏斜（Skew）分发到整个芯片。这就是为什么工程能稳定跑在50MHz——不是靠运气，而是靠这份精准的物理约束。实操中，如果你更换了实验板（比如从Lattice自己的开发板换到某款国产兼容板），第一步就是打开total_sum.lpf，对照新板子的原理图，把所有的SITE编号替换成新板子对应的物理引脚号。这是一个必须手动完成、无法自动化的步骤，也是FPGA工程师的基本功。

3.3 仿真波形文件vsim.wlf与waveform.do：看得见的时序

vsim.wlf是ModelSim生成的二进制波形数据库文件，它本身不能直接阅读。真正让它“活”起来的，是配套的waveform.do脚本（虽然文件名没直接列出，但sim_para.tcl里必然包含相关命令）。这个脚本的作用，是告诉ModelSim：“请把clk、din、sum_reg、c_reg、sum_out、cout这几个信号，按照我设定的颜色、分组、缩放比例，加载到波形窗口里。”当你在Diamond里点击“Run Simulation”后，ModelSim会自动执行这个脚本，然后你看到的，就是一个精心排版的、信息密度极高的时序图。在这个图上，你可以做三件至关重要的事：第一，测量延迟。用光标工具（Cursor）点击clk上升沿，再点击sum_out[0]的跳变沿，ModelSim会直接告诉你延迟是3.2ns。第二，观察建立/保持时间。放大clk上升沿附近的区域，看din信号是否在上升沿之前tSU=2ns就已稳定（建立时间），并在之后tH=1ns内保持不变（保持时间）。第三，追踪进位链路。把c_reg信号单独拉出来，你会看到它的跳变，总是比sum_reg的相应位晚一个clk周期——这正是串行累加器“进位逐级传递”的直观证据。这个波形，不是设计师画出来的示意图，而是仿真引擎根据Verilog语义，逐个门电路、逐个触发器，精确计算出来的物理行为。它的真实性，等同于你在示波器上测量一块真实电路板。

3.4 综合与实现报告：读懂工具给你的“诊断书”

total_sum_impl1.mrp（Map Report）和total_sum_impl1.par（Place & Route Report）是FPGA开发流程中最容易被忽略、却最有价值的两份文档。它们不是给老板看的KPI，而是给工程师自己看的“体检报告”。打开total_sum_impl1.mrp，第一部分是“Resource Usage Summary”：

Total number of LUT4s: 12 / 6864 ( 0% ) Total number of DFFs: 6 / 6864 ( 0% ) Total number of IOs: 7 / 111 ( 6% )

这告诉你，这个4位串行累加器，只消耗了芯片不到0.2%的逻辑资源。这印证了前面说的“用时间换面积”的优势。再往下看，“Critical Path Report”，它会列出整个设计中，从一个寄存器输出，到另一个寄存器输入，延迟最长的那条路径：

From: c_reg/Q To: sum_reg[0]/D Path Delay: 8.3 ns

这条路径，就是全加器的进位输出c_reg/Q，经过组合逻辑（计算sum_bit和carry_bit），再到sum_reg[0]的D输入端的总延迟。8.3ns，意味着这个设计的理论最高工作频率是1/8.3ns ≈ 120MHz。而实验要求的50MHz，只用了它不到一半的能力，所以稳定性极高。total_sum_impl1.par则更进一步，告诉你这些逻辑单元（LUT、FF）具体被放在了芯片的哪个物理位置（比如LOC="PL12"），以及它们之间的布线长度（Wire Length: 5）。如果某次修改代码后，Critical Path突然从8.3ns涨到了15ns，你就要立刻警觉：是不是引入了过长的组合逻辑链？是不是某个if-else分支太复杂？这份报告，就是你优化设计的指南针。

4. 完整实操流程与关键环节详解：从双击到波形，一步都不能错

4.1 环境准备与工程加载：一次成功的开始

第一步，确认你的电脑上已安装Lattice Diamond 3.12（或兼容版本）及配套的ModelSim-Lattice Starter Edition。注意，Diamond 3.12是Lattice官方为教育市场长期维护的稳定版本，新版本（如4.x）的界面和流程有较大变化，不建议初学者使用。第二步，解压下载的资源包，找到Rt12tc1Ooc9YSjFFccRb-master-e8bb2325e11455f50cae411164462a76e7fe9d6e这个主目录（这是Git仓库的哈希名，实际使用时可重命名为total_sum_exp7）。第三步，不要直接双击total_sum.v！这是新手最大误区。正确做法是：打开Lattice Diamond -> File -> Open Project -> 在弹出的对话框中，导航到total_sum_exp7目录，选中total_sum.ldf文件（Lattice Diamond工程文件），点击“Open”。此时，Diamond会自动加载所有源文件（total_sum.v,total_sum_tb.v）、约束文件（total_sum.lpf）和仿真脚本（sim_para.tcl）。你会在左侧的“Design Flow”面板里，看到清晰的流程节点：Synthesize -> Translate -> Map -> Place & Route -> Verify。这标志着工程已成功加载，环境准备完毕。

4.2 功能仿真（Functional Simulation）：在代码上“跑”一遍

点击“Design Flow”面板中的“Simulation”节点，然后点击上方工具栏的“Run Simulation”按钮（图标是一个绿色三角形）。Diamond会自动调用ModelSim，编译total_sum.v和total_sum_tb.v，然后运行仿真。这个过程通常需要10-20秒。仿真结束后，ModelSim窗口会自动弹出，并加载预设的波形。此时，你需要做的第一件事，是检查波形窗口的顶部时间刻度。默认可能是1000ns，这对于观察4个周期的累加过程来说太短了。点击波形窗口顶部的“Zoom Full”按钮（图标是一个放大镜加一条横线），或者按快捷键Ctrl+Shift+F，让波形完整显示整个仿真时间（通常是2000ns）。然后，用鼠标滚轮放大clk信号，找到第一个上升沿，观察din是否在clk上升沿前稳定，sum_reg是否在上升沿后一个delta时间（仿真精度）内更新。这是验证你的测试平台和设计逻辑是否正确的第一步。如果sum_reg纹丝不动，那一定是rst_n没有正确释放，或者clk没有生成——这时你要回头检查total_sum_tb.v里的initial块。

4.3 综合与实现（Synthesis & P&R）：把代码变成芯片上的电路

确认功能仿真无误后，下一步是让Diamond把Verilog代码，真正“翻译”成FPGA芯片能执行的物理电路。点击“Design Flow”面板中的“Synthesize”节点，然后点击“Run Synthesize”。这个过程会调用Synplify Pro，进行逻辑综合、优化，并生成网表（Netlist）。完成后，依次点击“Translate”、“Map”、“Place & Route”。其中，“Place & Route”（布局布线）是最耗时的步骤，可能需要1-3分钟。完成后，你会在impl1目录下看到一堆新生成的文件，其中最重要的是total_sum_impl1.mrp和total_sum_impl1.par。双击total_sum_impl1.mrp，用文本编辑器打开，重点查看“Resource Usage”和“Critical Path”两部分，确认资源占用合理，关键路径延迟满足时序要求（<20ns for 50MHz）。这一步的成功，意味着你的设计不仅在仿真器里能跑，在真实的硅片上也一定能稳定工作。

4.4 时序仿真（Timing Simulation）：带上真实延迟的终极考验

功能仿真通过了，不代表万事大吉。功能仿真假设所有门电路的延迟都是零，而真实芯片里，信号在导线上传播需要时间。时序仿真是最后一道关卡，它会把布局布线后得到的真实延迟（从total_sum_impl1.sdf文件中提取），反标（Back-annotate）到仿真模型中。在Diamond中，点击“Simulation”节点，然后点击“Run Timing Simulation”。这次，ModelSim运行的将是一个带有时序信息的模型。观察波形，你会发现sum_out的跳变，不再是在clk上升沿后立刻发生，而是延迟了几个纳秒；cout的跳变，也会出现微小的毛刺（Glitch）。这些都是真实的物理效应。如果此时波形依然干净、稳定，没有出现亚稳态或逻辑错误，那么恭喜你，这个设计已经通过了全部验证，可以放心地烧录到开发板上进行实测了。

5. 常见问题与排查技巧实录：那些让你抓狂的“小问题”，其实都有套路

5.1 问题速查表：高频故障与一键修复

5.2 实操心得：那些文档里不会写的“潜规则”

• 关于transcript日志文件：这个文件是Diamond所有操作的“录音笔”。当你遇到任何报错，第一反应不应该是百度，而是打开transcript，从最后一行往前翻。90%的错误信息，都会在这里以最原始、最准确的方式呈现。比如，它会告诉你ERROR: MAP:1234 - Cannot place component 'U1' because no suitable site exists，这比IDE界面上一个模糊的红色感叹号，要精准得多。

• 关于source_files.lst：这个文件列出了工程中所有被引用的源文件。它不是自动生成的，而是由工程师手动维护的。当你新增了一个fa.v全加器模块，并在total_sum.v中用include "fa.v"引入时，你必须手动把fa.v的路径添加到source_files.lst里，否则Diamond在综合时会报“找不到模块”的错误。这是一个容易被忽略的手动步骤。

• 关于impl1目录的清理：当你反复修改代码并重新综合时，impl1目录下会积累大量中间文件（.ngd,.ncd,.mrp等）。这些文件会占用大量磁盘空间，并且有时会导致后续综合失败（因为工具试图复用旧的、不匹配的中间结果）。我的习惯是：每次开始一个全新的设计迭代前，先手动删除整个impl1目录，然后重新点击“Run Synthesize”。这相当于给工具一个“干净的白板”，能避免99%的莫名其妙的编译错误。

• 关于波形的“黄金三视图”：在ModelSim中，我永远会同时打开三个波形窗口：第一个是clk、din、rst_n，用来监控激励信号的健康状况；第二个是sum_reg、c_reg，用来观察核心状态机的演化；第三个是sum_out、cout，用来验证最终的输出是否符合预期。这三个视图，构成了一个完整的验证闭环，缺一不可。

6. 教学延伸与能力跃迁：从完成实验，到理解数字世界的底层逻辑

这个4位串行累加器工程，其教学价值远不止于完成一次实验报告。它是一把钥匙，能帮你打开更广阔数字世界的大门。当你熟练掌握了它的每一个文件、每一条波形、每一个报告，你可以尝试三个方向的延伸：

第一，结构升级：把4位扩展到8位或16位。这不仅仅是把sum_reg的位宽从[3:0]改成[7:0]那么简单。你需要重新计算关键路径延迟——进位链路变长了，c_reg的输出要经过更多级的全加器，延迟会指数级增长。这时，你就会自然地接触到“超前进位加法器”（Carry Look-Ahead Adder）的概念，理解为什么现代CPU的ALU要用复杂的逻辑来“预测”进位，而不是傻等它一级级传递。

第二，接口演进：给它加上一个“使能”（en）信号和一个“数据有效”（valid_in）信号。当en为高时，累加器才工作；当valid_in为高时，才采样din。这一步，就从一个孤立的累加器，进化成了一个符合AXI-Stream或Avalon-ST协议的、可集成的IP核（Intellectual Property Core）。你开始思考模块间的握手协议、背压机制（Backpressure），这是构建复杂SoC（System on Chip）的起点。

第三，验证深化：用SystemVerilog Assertion（SVA）给total_sum.v加上断言。例如，写一条断言：“在任意时刻，如果rst_n为低，则sum_out必须等于4'h0”。这不再是“看波形”，而是让仿真器自动帮你检查成千上万种可能的输入组合，把人工验证升级为自动化验证。这是工业级FPGA开发的标准流程。

最后分享一个小技巧：在total_sum_tb.v的initial块末尾，加上这样一行：

$display("Final Sum = %b, Final Carry = %b", sum_reg, c_reg);

当仿真结束时，ModelSim的控制台会直接打印出最终的累加结果和进位。这比你手动去波形图上数sum_reg的每一位，要高效一百倍。这个小小的$display，就是工程师思维的体现——用程序去解放人力，把有限的精力，聚焦在真正需要人类智慧去判断的地方。这，或许就是这个实验包，想悄悄告诉你的，关于数字世界最底层的逻辑。

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简介：直接可用的Lattice Diamond工程文件，实现4行串行累加器功能，适用于西南科技大学数字电子技术课程实验七。工程包含主设计文件total_sum.v、带时钟同步和进位链路的测试平台total_sum_tb.v、引脚约束文件total_sum.lpf，以及已配置好的仿真运行环境（vsim.wlf波形文件、sim_para.tcl参数脚本）。打开即可加载波形观察串行输入数据逐位累加过程、进位传播延迟与时序稳定性。配套提供综合日志（transcript）、布局布线报告（total_sum_impl1.mrp、total_sum_impl1.par）、HTML版实现分析（total_sum_impl1_bgn.html）、源码清单（source_files.lst）及编译中间文件（impl1目录、total_sum_impl1.dir等），覆盖从代码编写、约束设置、综合实现到功能仿真的完整FPGA开发流程。支持Lattice主流CPLD/FPGA器件，特别适合高校数电实验中串行运算结构建模、时序逻辑验证与Diamond工具链实操训练。

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