DRA71x PRU-ICSS IO时序配置详解：从IOSET到手动延迟调校

1. 项目概述与PRU-ICSS核心价值

在嵌入式系统，尤其是工业自动化、电机驱动和通信网关这类对实时性要求严苛的领域，主处理器（如ARM Cortex-A系列）虽然性能强大，但其复杂的操作系统和缓存机制会引入不可预测的延迟，难以满足微秒甚至纳秒级的实时响应需求。这时，就需要一个能“贴身”处理这些高速、确定性任务的“副手”。德州仪器（TI）在其DRA71x系列高性能SoC中集成的PRU-ICSS（Programmable Real-Time Unit and Industrial Communication Subsystem，可编程实时单元及工业通信子系统）正是为此而生。

简单来说，你可以把PRU-ICSS理解为SoC内部的两个“超级定时器”或“硬件协处理器”。它们拥有独立的32位RISC核心（PRU0和PRU1）、专属的内存和丰富的外设接口，最关键的是，它们能绕过系统总线，直接访问和控制芯片的物理引脚（GPIO）。这种架构带来的最大好处就是极低的、确定性的延迟。当你需要实现一个自定义的通信协议（如特定的工业现场总线）、高速数据采集（如编码器信号解码）、或者精密的PWM波形生成时，用PRU来写底层驱动，其响应速度和时序精度是运行在Linux或RTOS上的普通应用程序无法比拟的。

然而，强大的能力也伴随着配置的复杂性。PRU-ICSS支持多种工作模式，从最简单的直接输入输出（Direct I/O），到复杂的并行捕获（Parallel Capture）、移位（Shift）、Sigma-Delta以及EnDAT模式。每种模式对IO引脚的电平转换速度、建立保持时间都有严格的要求。如果配置不当，轻则通信误码率升高，重则整个接口无法工作。本文将以DRA71x系列SoC的官方数据手册为蓝本，为你深入解析PRU-ICSS子系统的核心原理、各种工作模式的时序要求，并重点攻克其中最令人头疼的部分——手动IO时序模式（Manual IO Timing Modes）的配置。我会结合实际的寄存器配置表格（如CFG_MMC3_DAT0_IN），手把手带你理解如何通过设置A_DELAY和G_DELAY参数来驯服这些高速接口，确保你的设计一次成功。

2. PRU-ICSS子系统架构与工作模式深度解析

要玩转PRU-ICSS的IO时序，首先得摸清它的“家底”和几种“工作状态”。DRA71x通常包含两个PRU-ICSS实例（PRU-ICSS1和PRU-ICSS2），每个实例的核心是那两个200MHz的PRU核心。但它的强大远不止于此，其外围集成了一个微型但功能齐全的“通信工具箱”。

2.1 核心组件与功能外设

每个PRU-ICSS子系统都包含以下关键模块，这构成了其处理复杂实时任务的基础：

• PRU核心：两个独立的32位RISC处理器，指令单周期执行，无缓存和流水线冲突，保证确定性。每个核心有30个通用寄存器、8KB数据RAM和12KB指令RAM。
• 增强型GPIO（EGPI/EGPO）：每个PRU核心有21个增强型输入和21个增强型输出引脚。它们不仅支持基本的数字IO，还内置了异步捕获和串行支持功能，这是实现并行捕获和移位模式的基础硬件。
• 工业以太网外设（IEP）：这是一个高精度的定时器，支持多达7/9路捕获和8路比较事件，常用于生成精确的同步信号（如EtherCAT的SYNC）或PWM。
• MII_RT模块：这是一个“实时”的以太网媒体独立接口控制器，包含两个MII/RMII端口，可以直接由PRU编程处理以太网帧，用于实现EtherCAT从站、PROFINET IRT等工业以太网协议，而无需主CPU干预。
• UART：一个标准的16550兼容UART，但时钟独立，最高支持12Mbps波特率，常用于连接Profibus等传统工业总线。
• 增强型捕获模块（eCAP）：用于高精度测量输入脉冲的宽度和周期。
• 中断控制器（INTC）：管理PRU子系统内部和来自SoC其他部分的中断。

2.2 关键工作模式及其应用场景

PRU-ICSS的IO引脚并非只有一种用法，通过配置内部的多路复用器和控制逻辑，它们可以工作在不同的模式下，以适应不同的通信协议和传感器接口。

1. 直接输入/输出模式（Direct I/O Mode）：

   • 是什么：这是最基础的模式。PRU核心通过单条指令直接读取（LBBO）或写入（SBBO）某个GPIO引脚的状态。输入输出路径上的逻辑层级最少。
   • 时序关键点：在此模式下，时序主要由ICSS_CLK（默认200MHz）决定。数据手册中定义了tw(GPI/GPO)（脉冲宽度）和tsk(GPI/GPO)（信号间偏斜）。例如，tw(GPO)的最小值是2 * P（P为时钟周期，200MHz下P=5ns），即10ns。这意味着PRU理论上能产生最小10ns宽度的脉冲。信号间偏斜tsk(GPO)最大为4.5ns，这意味着如果你同时操作多个GPO引脚，它们状态变化的最大时间差可能达到4.5ns，在设计同步总线时要考虑这个余量。
   • 用在哪：简单的数字信号生成与采集、自定义的位脉冲协议、LED控制、继电器驱动等。

2. 并行捕获模式（Parallel Capture Mode）：

   • 是什么：PRU可以配置其EGPI引脚，在一个外部输入时钟（CLOCKIN）的边沿（上升沿或下降沿）一次性锁存多达21位并行数据（DATAIN）。这相当于一个由硬件实现的并行数据采样器。
   • 时序关键点：此时，时序的核心是外部时钟与数据信号的关系。数据手册规定了tsu(DATAIN-CLOCKIN)（建立时间）和th(CLOCKIN-DATAIN)（保持时间）。例如，在上升沿模式，数据必须在时钟上升沿到来之前至少稳定4.5ns（建立时间），并在上升沿之后至少保持0ns（保持时间）。外部时钟的周期tw(CLOCKIN)最小为20ns，高低电平脉宽tw(CLOCKIN_L/H)需在9-11ns之间。
   • 用在哪：高速并行ADC数据采集、摄像头传感器接口（如并口DVP）、快速并行通信协议。

3. 移位模式（Shift Mode）：

   • 是什么：该模式将EGPI/EGPO配置为串行移位寄存器。对于输入（Shift In），外部串行数据（DATAIN）在内部移位时钟下被移入；对于输出（Shift Out），PRU内部数据在内部移位时钟（CLOCKOUT）控制下串行移出到DATAOUT。
   • 时序关键点：核心是串行数据时钟。例如，在Shift Out模式下，CLOCKOUT的周期tc(CLOCKOUT)最小为10ns（即最高100MHz），CLOCKOUT到DATAOUT有效的延迟td(CLOCKOUT-DATAOUT)在-3ns到3.6ns之间。负延迟表示数据可能在时钟边沿之前就提前变化，这在设计接收端采样时要特别注意。
   • 用在哪：SPI、I2S、GPIO模拟串行协议、连接串行移位寄存器等。

4. Sigma-Delta与EnDAT模式：

   • Sigma-Delta模式：常用于连接Σ-Δ型ADC或位置传感器。PRU生成时钟（SDx_CLK）并接收数据（SDx_D）。时序上关注SDx_D相对于SDx_CLK有效边的建立（tsu，最小10ns）和保持时间（th，最小5ns）。
   • EnDAT模式：用于连接海德汉等公司的EnDAT双向数字接口编码器。PRU既生成时钟（ENDATx_CLK）和数据（ENDATx_OUT），也接收编码器返回的数据（ENDATx_IN）。需要满足ENDATx_IN的脉冲宽度（tw，最小40ns）以及输出数据/使能相对于时钟下降沿的延迟（td，在-10ns到10ns之间）。
   • 用在哪：高精度位置反馈、伺服驱动、运动控制。

5. MII_RT与工业以太网（EtherCAT）模式：

   • MII_RT：这是实现工业以太网的关键。PRU直接处理MII接口的TX_CLK,TXD[3:0],TX_EN,RX_CLK,RXD[3:0],RX_DV,RX_ER等信号。数据手册给出了10Mbps和100Mbps下的详细时序，如tsu(RXD-RX_CLK)（建立时间）和td(TX_CLK-TXD)（输出延迟）均为8ns（100Mbps下）。
   • EtherCAT：PRU-ICSS内部有专门的EtherCAT从站控制器逻辑。其数字IO（EDIO_DATA_IN/OUT）的时序可以通过LATCH_IN、SYNCx或SOF信号来同步验证，确保数据在正确的网络周期内被处理。

注意：数据手册中有一个非常重要的警告（CAUTION）：本节提供的IO时序仅在单个IOSET内的信号被使用时才有效。IOSET是芯片引脚功能复用的特定组合。如果你混合使用了不同IOSET的引脚，时序可能无法保证，必须使用我们后面要讲的“手动IO时序模式”进行精调。

3. IOSET解析与引脚复用配置实战

“IOSET”是理解PRU-ICSS引脚配置的钥匙。由于芯片引脚数量有限，一个物理引脚（Ball）可能复用了十几种功能。IOSET定义了当PRU-ICSS的某个特定功能被启用时，应该使用哪一组物理引脚。

3.1 解读IOSET表格

以输入资料中的表5-186. PRU-ICSS1 IOSETs为例，我们拆解其中一行：

SIGNALS IOSET1 IOSET2 BALL MUX BALL MUX pr1_mii1_txd3 B10 11 Y2 11

• SIGNALS: 信号名称，这里是pr1_mii1_txd3，代表PRU-ICSS1的MII1端口发送数据位3。
• IOSET1和IOSET2: 这是两个可选的引脚组。你可以根据PCB布板和BOM情况选择其中一组。
• BALL: 物理引脚编号。IOSET1中，这个信号对应B10引脚；IOSET2中，对应Y2引脚。
• MUX: 复用模式号。这里的11表示，你需要将对应引脚的Pad Control寄存器中的MUXMODE字段配置为11（二进制1011），才能将该引脚的功能切换到pr1_mii1_txd3。

配置示例：假设你的硬件设计使用了PRU-ICSS1的MII1端口，并且因为布线原因选择了IOSET1。那么，你需要进行以下操作：

1. 找到PRU-ICSS1的MII1相关信号在IOSET1列下的所有BALL和MUX值。
2. 在软件初始化时，通过配置Control Module中对应引脚的CONF_<BALL_NAME>寄存器，将MUXMODE位域设置为表格中指定的值（例如11）。
3. 确保你没有在同一IOSET中使能冲突的功能（例如，同一个引脚既配置为MII_TXD，又配置为GPIO）。

3.2 配置步骤与寄存器操作

在实际的BSP或驱动代码中，配置通常通过操作Control Module的寄存器来完成。虽然不同版本的SDK（如TI的Processor SDK）可能提供了封装好的API（例如Pinmux工具或board library），但理解底层寄存器操作至关重要。

以配置B10引脚为pr1_mii1_txd3（MUXMODE=11）为例，我们来看寄存器的结构：

1. 找到控制寄存器：在数据手册的Control Module章节，找到B10引脚对应的控制寄存器，假设名为CONTROL_CONF_B10。
2. 设置MUXMODE：该寄存器中有一个位域，比如B10_MUX_MODE（可能占3-4个bit）。你需要将其写入0xB（即十进制的11）。有些寄存器可能还需要设置PULLUDEN（上下拉使能）、RXACTIVE（输入使能）等。
3. C代码示例（概念性）：

   // 假设 CONTROL_CONF_B10 寄存器的内存映射地址 volatile uint32_t *control_conf_b10 = (uint32_t*)0x4A003200; // 读取-修改-写入操作，确保不破坏其他位 uint32_t reg_val = *control_conf_b10; reg_val &= ~(0xF << 24); // 清除MUXMODE位域（假设在[27:24]） reg_val |= (0xB << 24); // 设置MUXMODE为11 reg_val |= (1 << 18); // 假设设置RXACTIVE，使能输入 reg_val &= ~(1 << 17); // 假设禁用上拉/下拉 *control_conf_b10 = reg_val;

4. 使用SDK工具：更实际的做法是使用TI的sysconfig图形化工具或pinmux命令行工具，它们基于一个数据库文件（.xml）来生成正确的配置代码，可以避免手动查表和计算地址的繁琐与错误。

实操心得：在项目早期进行原理图设计时，就必须参考这些IOSET表格来分配引脚。强烈建议将一个完整接口（如一个MII端口、一组EnDAT）的所有信号集中在同一个IOSET内。混合使用不同IOSET的引脚会给后续的时序满足和软件配置带来巨大挑战。如果实在无法避免，就必须进入“手动模式”。

4. 手动IO时序模式（Manual IO Timing Modes）配置详解

这是整个PRU-ICSS IO配置中最硬核、也最容易出问题的部分。当你的设计无法满足“单个IOSET”这个黄金法则时，或者即使在同一IOSET内但时序裕量不足时，就需要手动微调每个引脚的延迟参数。

4.1 为什么需要手动模式？

芯片内部的信号从PRU核心到达物理引脚（输出路径），或从物理引脚到达PRU的输入寄存器（输入路径），需要经过一系列的逻辑门、缓冲器和走线。这个路径会产生固有的延迟。在默认的自动校准模式下，芯片硬件会尝试为同一IOSET内的一组信号补偿一个平均的延迟值，使它们大致对齐。但如果你用的信号来自不同的IOSET，它们的物理路径差异可能很大，平均补偿就不够了，会导致信号间偏斜（skew）超标，建立/保持时间违规。手动模式允许你为每一个引脚单独设置输入延迟（A_DELAY）和输出延迟（G_DELAY），从而精确对齐时序。

4.2 核心参数：A_DELAY与G_DELAY

输入资料中大量的Manual Functions Mapping表格（如表5-190至表5-201）就是为手动模式服务的。我们以表5-190. Manual Functions Mapping for PRU-ICSS1 PRU1 Direct Input mode的一行为例：

BALL BALL NAME PR1_PRU1_DIR_IN_MANUAL CFG REGISTER MUXMODE A_DELAY(ps) G_DELAY(ps) D10 vin2a_d10 0 800 CFG_VIN2A_D10_IN pr1_pru1_gpi7

• BALL&BALL NAME: 物理引脚D10，它的默认复用功能名是vin2a_d10（可能是视频接口数据线）。
• PR1_PRU1_DIR_IN_MANUAL: 这表示该行配置适用于PRU-ICSS1的PRU1核心工作在直接输入手动模式下。
• CFG REGISTER: 你需要配置的控制模块寄存器是CFG_VIN2A_D10_IN。这个寄存器专门控制vin2a_d10这个引脚功能的输入路径延迟。
• MUXMODE: 在此手动模式下，你需要将该引脚配置为0。注意：这个MUXMODE=0是特指“手动时序模式”的配置，而不是该引脚作为pr1_pru1_gpi7功能时的复用模式（后者可能是12，见IOSET表）。这是一个关键且容易混淆的点。
• A_DELAY&G_DELAY: 这是表格提供的、经过芯片特性测量后的推荐延迟值，单位是皮秒（ps）。A_DELAY通常指输入路径上的延迟补偿，G_DELAY可能指输出路径或全局延迟补偿（具体含义需查TRM）。对于输入模式，我们主要关注A_DELAY。这里A_DELAY=0ps,G_DELAY=800ps。

4.3 配置流程与寄存器计算

手动模式的配置不是简单地把表格里的A_DELAY和G_DELAY值填进去，而是需要根据这些参考值，结合目标延迟，计算出寄存器应写入的数值。流程如下：

1. 确定工作模式与引脚：首先，根据你的应用（如PRU-ICSS2 PRU0 IOSET2 Direct Output），找到对应的配置表（表5-194）。
2. 解读寄存器：找到你需要配置的CFG_xxx寄存器（如CFG_MMC3_CLK_OUT）。在TRM的Control Module章节查阅该寄存器的详细定义。你会找到类似A_DELAY和G_DELAY的位域，每个位域可能有6-8位，每一位代表一个固定的延迟步长（例如，每步≈200ps）。
3. 计算寄存器值：
   • 延迟步长（Step）：假���TRM规定A_DELAY控制字段的每一步代表200ps。
   • 目标延迟：表格中给出的A_DELAY=2100ps（对于CFG_MMC3_CLK_OUT）。
   • 计算：寄存器值 = 目标延迟 / 步长 = 2100ps / 200ps/step = 10.5。
   • 取整：由于寄存器值是整数，你需要四舍五入或根据时序要求选择向上/向下取整。这里取11（十六进制0xB）。
   • 同理计算G_DELAY：2200ps / 200ps/step = 11。
4. 编写配置代码：

   // 假设 CFG_MMC3_CLK_OUT 寄存器地址和位域定义 #define CFG_MMC3_CLK_OUT_ADDR 0x4A0036A0 #define A_DELAY_MASK (0x3F << 8) // 假设A_DELAY在[13:8] #define G_DELAY_MASK (0x3F << 0) // 假设G_DELAY在[5:0] #define MUXMODE_MANUAL (0x0) // 手动模式MUXMODE设为0 volatile uint32_t *cfg_reg = (uint32_t*)CFG_MMC3_CLK_OUT_ADDR; uint32_t reg_val = *cfg_reg; // 1. 首先将MUXMODE设置为0，进入手动时序模式 reg_val &= ~(0x7 << 0); // 清除MUXMODE位域（假设在[2:0]） reg_val |= (MUXMODE_MANUAL << 0); // 2. 设置A_DELAY和G_DELAY reg_val &= ~A_DELAY_MASK; reg_val |= (11 << 8); // 设置A_DELAY=11 reg_val &= ~G_DELAY_MASK; reg_val |= (11 << 0); // 设置G_DELAY=11 // 3. 可能还需要使能手动模式位（如果存在） // reg_val |= (1 << 16); // 假设BIT16是手动模式使能 *cfg_reg = reg_val;

5. 验证与迭代：配置完成后，必须使用示波器或逻辑分析仪测量关键信号的时序（如建立时间、保持时间、偏斜）。如果实测不满足要求，可能需要微调A_DELAY和G_DELAY的值，进行迭代优化。

4.4 不同模式下的配置表示例分析

输入资料提供了多达12张手动映射表，覆盖了PRU-ICSS1/2、PRU0/1、不同IOSET以及直接输入/输出、并行捕获等多种模式。这看起来繁杂，但规律很明显：

• 模式标识：表名如PR2_PRU0_DIR_OUT_MANUAL2清晰地指出了适用范围：PRU-ICSS2的PRU0，使用IOSET2，工作在直接输出手动模式。
• 参数差异：对比表5-193（PRU-ICSS2 PRU0 IOSET2 Direct Input）和表5-194（Direct Output），对于同一个引脚Y5(gpio6_10)：
  • 输入模式：A_DELAY=1000ps,G_DELAY=3300ps。
  • 输出模式：A_DELAY=1800ps,G_DELAY=1900ps。
  • 这说明了输入和输出路径的延迟特性是不同的，必须分别配置。
• 并行捕获模式：在表5-199（PRU-ICSS2 PRU0 IOSET2 Parallel Capture）中，A_DELAY的值普遍很大（~4000ps），G_DELAY也有几百ps。这是因为并行捕获模式对输入数据的建立保持时间要求极高，需要更大的延迟调整来确保在CLOCKIN边沿稳定采样。

重要警告：数据手册明确指出，手动IO时序模式必须用于确保某些IO时序。具体哪些时序需要手动模式，参考表5-29 Modes Summary（输入资料中未给出，需查阅完整手册）。通常，当信号速率很高（如百兆以太网），或者你混合使用了不同IOSET的引脚时，就必须启用手动模式并按照这些表格进行配置。

5. 关键接口时序参数实战与设计考量

理解了IOSET和手动模式配置后，我们还需要将时序参数转化为实际的设计约束和验证标准。

5.1 MII_RT接口时序配置要点

MII接口是PRU-ICSS实现工业以太网的关键。数据手册表5-180到表5-183给出了详细的时序参数。以100Mbps模式为例：

• RX路径：RXD[3:0],RXDV,RXER相对于RX_CLK的建立时间(tsu)和保持时间(th)都是最小8ns。这意味着，在PCB布局时，必须保证从PHY芯片到SoC的RX数据走线长度匹配，确保数据在时钟边沿前后至少有8ns的稳定窗口。
• TX路径：TXD[3:0]和TXEN在TX_CLK上升沿后，需要5ns到25ns之间变为有效(td)。这个延迟范围给了系统一定的灵活性。
• 关键配置：数据手册的注释特别强调，为了确保MII_RT的IO时序，必须将ICSS_CLK配置为200MHz（默认值），并且将PRUSS_MII_RT_TXCFG0/1寄存器中的TX_CLK_DELAY位域设置为0x6（非默认值！）。这是一个极易遗漏的步骤，如果使用默认值，TX时序可能无法满足。

  // 示例：配置PRU-ICSS1 MII0端口的TX时钟延迟 volatile uint32_t *txcfg0 = (uint32_t*)PRU_ICSS1_MII_RT_BASE + 0x00; // 假设的地址偏移 *txcfg0 = (*txcfg0 & ~(0x7 << 8)) | (0x6 << 8); // 设置TX_CLK_DELAY=6

5.2 高速信号PCB布局指南

再好的软件配置也弥补不了糟糕的硬件设计。对于PRU-ICSS驱动的高速接口（>50MHz），PCB布局至关重要：

1. 阻抗控制与端接：MII、RGMII等信号应作为传输线处理，进行50Ω单端阻抗控制。根据PHY芯片要求，决定是否需要在源端或终端添加串联/并联匹配电阻。
2. 等长布线：对于一个总线（如MII的RXD[3:0]），所有信号线的长度应尽可能匹配，误差控制在几十mil以内，以减少偏斜（tsk）。时钟线（RX_CLK,TX_CLK）也应与相关数据线长度匹配。
3. 参考平面：信号线下方必须有完整、无分割的GND参考平面，为返回电流提供低阻抗路径。
4. 远离干扰源：PRU-ICSS的GPIO和通信引脚应远离开关电源、晶振、高速差分对（如PCIe、SATA）等噪声源。
5. 电源去耦：在PRU-ICSS的电源引脚附近放置足够多、容值搭配（如0.1uF和10uF）的陶瓷电容，确保高速开关电流的本地供应。

5.3 软件驱动中的时序保障

在软件层面，除了正确配置寄存器，还需注意：

• 初始化顺序：先配置Control Module的引脚复用和IO延迟，再初始化PRU内核和外围模块（如MII_RT）。
• 时钟使能：确保PRU-ICSS的时钟（ICSS_CLK,ICSS_IEP_CLK）已被PLL正确配置并使能。
• PRU程序优化：PRU汇编或C代码的效率直接影响响应延迟。对于极速应用，需精心设计指令，避免不必要的内存访问，利用寄存器操作。TI的PRU C编译器优化能力有限，关键循环或时序严格部分可考虑用汇编编写。

6. 常见问题排查与调试技巧实录

在实际项目中使用PRU-ICSS，遇到问题是常态。以下是我在多个项目中总结的常见坑点和排查手段。

6.1 问题排查速查表

6.2 高级调试工具与方法

1. PRU调试器：TI的Code Composer Studio (CCS) 支持对PRU核心进行源码级调试，可以单步执行、查看寄存器/内存，是排查复杂逻辑问题的利器。
2. 逻辑分析仪：这是调试硬件时序问题的必备工具。连接PRU-ICSS的关键引脚（时钟、数据、控制信号），捕获实际波形，与数据手册的时序图进行叠加对比，一目了然。
3. 内置诊断：一些PRU-ICSS模块（如MII_RT）可能有内部环回（Loopback）测试模式。可以先进行软件环回测试，排除外部PHY和PCB的问题。
4. 寄存器诊断脚本：编写一个简单的Shell或Python脚本，通过devmem2工具批量读取所有相关的Control Module和PRU-ICSS配置寄存器，并与预期值对比，可以快速定位配置错误。

6.3 一个真实的配置案例：PRU-ICSS2 PRU0实现高速并行数据采集

假设我们需要用PRU-ICSS2的PRU0，在IOSET2配置下，实现一个基于并行捕获模式的高速16位ADC数据采集（假设使用pr2_pru0_gpi[15:0]）。

步骤复盘与避坑：

1. 引脚分配：查表5-187，我们选择了Y5,Y6,F16,E19等引脚作为pr2_pru0_gpi[15:0]。确认它们都在IOSET2内。
2. 模式选择：我们需要的是并行捕获模式。查表发现，对于PRU-ICSS2 PRU0 IOSET2，有专门的手动模式表表5-199 (PR2_PRU0_PAR_CAP_MANUAL2)。
3. 配置延迟：对于每个使用的GPIO引脚（如Y5,gpio6_10），从表5-199中找到其对应的CFG寄存器（CFG_GPIO6_10_IN）和推荐的A_DELAY(4125ps)、G_DELAY(481ps)。根据TRM查出该寄存器的延迟步长（假设为200ps），计算并写入寄存器值（A_DELAY=21,G_DELAY=2）。切记先将该引脚的MUXMODE设为0。
4. 时钟与数据连接：将外部ADC的数据线连接到这16个GPIO，将ADC的输出时钟连接到PRU的CLOCKIN引脚（需查看IOSET表，找到并行捕获模式下的时钟输入引脚，可能是某个特定的GPI）。
5. PRU程序：编写PRU汇编/C程序，初始化并行捕获单元，设置捕获宽度、时钟边沿等。在CLOCKIN中断服务程序中，从特定的数据寄存器中读取捕获到的16位数据。
6. 验证：用逻辑分析仪同时测量CLOCKIN和几条数据线。调整A_DELAY值，观察数据在时钟边沿的稳定性，直到满足建立/保持时间要求。

踩坑记录：在一次项目中，我们发现采集的数据高位偶尔出错。逻辑分析仪显示D15信号比D0信号延迟了约2ns。检查PCB发现，D15的走线比D0长了近3英寸。解决方案不是单纯调A_DELAY（因为它是全局的），而是重新优化了PCB布局，缩短了最长走线，并使16根数据线长度匹配在200mil以内，问题彻底解决。这说明，手动延迟补偿是有效的，但它不能完全弥补糟糕的物理设计。良好的PCB布局是基础，手动微调是锦上添花。

通过以上从原理到实践，从配置到调试的完整解析，相信你已经对DRA71x的PRU-ICSS子系统及其复杂的IO时序配置有了深入的理解。核心就是三点：看懂IOSET选对引脚，理解时序要求定好规范，善用手动模式微调延迟。剩下的，就是在具体的项目中大胆实践，用示波器和调试器去验证每一个假设，积累属于自己的经验数据。