Tiva I2C µDMA FIFO传输：寄存器配置与实战指南-育师

1. I2C接口与µDMA FIFO数据传输的核心价值

在嵌入式系统开发中，I2C总线因其简洁的两线制（SCL时钟线和SDA数据线）和主从式架构，成为了连接微控制器与各类传感器、EEPROM、实时时钟等低速外设的首选协议。然而，当应用场景从简单的配置读写升级到持续、高速的数据流传输时，比如从图像传感器连续读取图像数据，或者向OLED显示屏高速刷新帧缓存，传统的轮询或中断驱动式I2C通信就会暴露出其瓶颈：CPU被频繁的中断服务例程（ISR）占用，无法处理其他任务，系统整体效率低下。

这时，µDMA（微直接内存访问）与FIFO（先进先出缓冲区）的组合就成为了破局的关键。你可以把I2C模块想象成一个快递收发站，CPU是站长。传统模式下，每收/发一个字节的“包裹”，快递员（I2C外设）都要跑进站长办公室汇报一次，站长就得停下手中的活去签字确认。而µDMA+FIFO模式，相当于在收发站门口设立了一个智能快递柜（FIFO）和一位专职的仓库管理员（µDMA）。站长只需要提前告诉管理员：“把这100个包裹从A仓库（内存）搬到快递柜（Tx FIFO）”，或者“把快递柜（Rx FIFO）里收到的50个包裹搬到B仓库（内存）”。之后，管理员和快递员就能自行协作完成批量搬运，站长可以完全抽身去处理其他更重要的决策任务。

在TI的Tiva™系列微控制器（如TM4C129x）中，I2C模块深度集成了这套机制。其核心在于通过配置I2CMCS（主控制/状态）、I2CMBLEN（主突发长度）、I2CFIFOCTL（FIFO控制）等一系列寄存器，来精确控制µDMA的请求触发条件、FIFO的填充/排空阈值以及数据传输的启停。理解并掌握这些寄存器的“脾气秉性”，是解锁I2C接口高性能潜力的钥匙。无论是进行高带宽的传感器数据采集，还是实现流畅的显示驱动，这套基于硬件的自动化数据传输方案都能显著降低CPU开销，提升系统的实时性与能效比。

2. 核心寄存器功能解析与配置逻辑

要驾驭I2C的µDMA FIFO传输，必须首先理解几个关键寄存器是如何协同工作的。它们不仅仅是内存映射的地址，更是控制数据传输流水线的“开关”和“阀门”。

2.1 I2C主控制/状态寄存器（I2CMCS）

I2CMCS寄存器是I2C主模式操作的“大脑”。它身兼两职：写入时是控制寄存器（WO），用于发起命令；读取时是状态寄存器（RO），用于查询总线状态。在µDMA FIFO的语境下，我们最需要关注其中的BURST、RUN、START、STOP这几个控制位，以及BUSY、ACTDMATX、ACTDMARX等状态位。

BURST位（位6）：这是启用µDMA FIFO传输的总开关。当BURST=1时，I2C模块将使用I2CFIFODATA寄存器作为数据交换的端口，并会根据FIFO的填充状态自动产生µDMA请求信号（dma_req和dma_sreq）。此时，传统的I2CMDR数据寄存器将被忽略。一个至关重要的细节是：BURST位和RUN位是互斥的。在突发模式下，你应设置BURST=1且RUN=0。如果你错误地同时置位了RUN，模块行为将是未定义的，通常会导致传输失败。

ACTDMATX和ACTDMARX位（位30和位31）：这两个只读状态位是我们的“监视器”。当ACTDMATX=1时，表明µDMA正在服务于Tx FIFO（即正在向FIFO填充数据）；当ACTDMARX=1时，表明µDMA正在服务于Rx FIFO（即正在从FIFO取出数据）。在调试时，轮询这两个比特位比轮询BUSY位更能精确判断µDMA是否仍在活跃地搬运数据。

配置命令序列：I2CMCS的低7位（[6:0]）与I2CMSA[0]（R/S位）共同决定了执行何种操作。手册中的表21-5是我们的“操作密码本”。例如，要发起一个由µDMA服务的多字节发送（Tx Burst），在空闲状态下，我们需要配置I2CMSA[0]=0（发送），并向I2CMCS写入0b0_1_0_X_0_0_1（即START=1,STOP=0,BURST=1, 其他位通常为0）。这个命令会生成START条件，然后进入主发送状态，并等待µDMA向Tx FIFO填充数据。

2.2 I2C主突发长度与计数寄存器（I2CMBLEN & I2CMBCNT）

I2CMBLEN寄存器决定了单次突发传输的“包裹总量”。你向它写入一个值N，就告诉I2C模块：“这次BURST传输，总共要发送或接收N个字节”。这个N值直接影响着dma_req（突发请求）信号的产生。

一个关键阈值：4字节。手册明确指出，只有当I2CMBLEN被设置为至少4，且Tx FIFO的填充水平低于触发阈值时，dma_req信号才会在BURST启动时立即置位。dma_req是一个“多传输请求”，它告知µDMA控制器：“准备好，可以开始一次多笔数据的连续搬运了”。如果I2CMBLEN小于4，即使启动了BURST，也只会产生dma_sreq（单次请求），这意味着µDMA每次只能搬一个数据，效率大打折扣。因此，最佳实践是始终将I2CMBLEN设置为大于等于4的值，通常设置为FIFO深度（通常是8）的整数倍，以最大化总线利用率。

I2CMBCNT是一个只读寄存器，它像一个倒计时器。在BURST传输开始后，每成功通过FIFO传输一个字节，它的值就减1。当它减到0时，意味着预设的突发长度传输已完成，I2C模块将停止产生新的µDMA请求，直到你再次写入I2CMCS发起下一次BURST命令。监控这个寄存器可以让你精确知道当前传输的进度。

2.3 FIFO控制与状态寄存器（I2CFIFOCTL & I2CFIFOSTATUS）

I2CFIFOCTL寄存器中的TXTRIG和RXTRIG字段用于设置FIFO的触发阈值。这是控制数据流“节拍”的关键。例如，设置TXTRIG=2，意味着当Tx FIFO中的剩余空间大于等于2个字节时，就会产生dma_req请求，召唤µDMA来填充数据。这个值需要权衡：设置得太低（如1），µDMA会被频繁触发，增加总线开销；设置得太高（如7），则可能在数据传输中后期因FIFO清空而导致I2C总线等待，降低吞吐量。对于深度为8的FIFO，一个常见的经验值是设置为4，这在延迟和效率之间取得了较好的平衡。

I2CFIFOSTATUS寄存器则提供了FIFO的实时“水位”信息。TXFE（Tx FIFO空）、TXFF（Tx FIFO满）、RXFE、RXFF等位，以及TXTRIG和RXTRIG的当前状态，对于调试至关重要。在启用µDMA的BURST传输时，必须注意中断屏蔽寄存器I2CMIMR的配置。手册特别强调：当主设备正在执行从Rx FIFO的接收突发时，应清除TXFEIM（Tx FIFO空中断屏蔽）位以屏蔽Tx空中断；在开始Tx FIFO传输之前，再取消其屏蔽。这是因为在复杂的双向通信中，不恰当的中断可能会错误地触发µDMA或干扰状态机。

3. µDMA FIFO传输的实战配置流程

理解了寄存器原理后，我们来看如何将它们组合起来，完成一次完整的、高效的µDMA FIFO传输。这里以主设备发送（Tx Burst）为例，拆解每一步的实操要点。

3.1 系统与I2C模块初始化

在配置任何高级功能前，必须确保I2C模块的基础环境是正确的。这包括时钟、GPIO引脚和基本工作模式。

启用时钟：通过系统控制模块的RCGCI2C和RCGCGPIO寄存器，分别启用I2C模块和对应GPIO端口的时钟。务必注意：在时钟使能后，需要插入至少3个系统时钟周期的延迟，才能对I2C模块的寄存器进行读写操作。这是一个常见的坑点，直接访问会导致硬件错误。
配置GPIO复用：找到数据手册中I2C引脚对应的GPIO端口和引脚号（例如，I2C0的SCL和SDA可能在PB2和PB3）。设置GPIOAFSEL寄存器的对应位，使能引脚的第二功能（Alternate Function）。关键一步：必须将SDA引脚配置为开漏输出模式（通过GPIOODR寄存器），这是I2C总线标准的硬件要求，以实现线“与”功能。最后，通过GPIOPCTL寄存器的PMCn字段，将引脚映射到具体的I2C外设功能上。
配置I2C主设备基本参数：
- 向I2CMCR寄存器写入0x0000.0010，将主设备配置为“主机”模式。
- 根据系统时钟频率和目标SCL速率，计算并写入I2CMTPR寄存器。计算公式为：TPR = (SysClk / (2 * (SCL_LP + SCL_HP) * SCL_CLK)) - 1。其中SCL_LP和SCL_HP通常固定为6和4（标准/快速模式）。例如，系统时钟20MHz，目标SCL为100kHz，则TPR = (20,000,000 / (2*10*100,000)) - 1 = 9。

3.2 配置µDMA控制器

I2C模块负责产生请求，真正的数据搬运工是µDMA控制器。我们需要在µDMA端进行对称的配置。Tiva的µDMA通道需要配置源地址、目的地址、传输大小和模式。

选择通道：为I2C Tx或Rx分配一个可用的µDMA通道。
配置通道控制字：设置传输模式为“基本模式”（Basic），因为I2C的FIFO请求是外设到存储器的典型场景。设置数据大小为8位（字节），因为I2C通常按字节传输。源地址增量根据情况：如果是从内存数组发送数据，源地址应递增；目的地址是I2CFIFODATA寄存器，固定不变，所以目的地址不递增。
配置传输数量：在通道控制结构中，设置需要传输的总字节数，这个值通常与I2CMBLEN寄存器设置的值一致。
启用通道：最后，启用µDMA通道，并等待I2C模块的请求信号。

3.3 发起FIFO BURST传输

这是最核心的步骤，顺序至关重要。

预填充FIFO（可选但推荐）：在设置BURST位之前，软件可以提前向I2CFIFODATA寄存器写入几个字节的数据。这样做的好处是，当BURST启动时，FIFO非空，可以立即开始在I2C总线上发送数据，减少了总线启动阶段的空闲等待时间，尤其对于短突发传输有益。
配置从机地址与方向：向I2CMSA寄存器写入目标从设备的7位地址和方向位（0为写/发送）。
设置突发长度：根据本次要传输的总字节数，向I2CMBLEN寄存器写入该值N。确保N ≥ 4。
发起BURST传输命令：向I2CMCS寄存器写入控制字。对于“启动并发送N个FIFO服务字节”的操作，根据表21-5，在空闲状态下，应写入START=1,STOP=0,BURST=1，其他位为0。假设ACK位无关（X），则写入的值为0x0000.0042（二进制0b1_0_0_0_0_1_0，注意位6是BURST）。此时，RUN位必须为0。
µDMA自动响应：一旦BURST位被设置，且Tx FIFO未满且填充水平低于触发阈值，I2C模块将立即断言dma_sreq（单次请求）。如果I2CMBLEN >=4且FIFO为空或未满，dma_req（突发请求）也会同时断言。µDMA控制器检测到请求后，开始按照预设，将数据从系统内存搬运到I2CFIFODATA寄存器（即Tx FIFO）。
传输过程与结束：I2C模块会从Tx FIFO中取出数据，通过SDA线发送出去。同时，只要FIFO水位低于触发阈值，就会持续产生µDMA请求，直到累计传输的字节数达到I2CMBLEN设定的值，此时I2CMBCNT减为0，请求停止。整个过程中，CPU无需干预。传输完成后，你可以通过查询I2CMCS.ACTDMATX位变为0，或等待µDMA完成中断，来得知传输结束。

3.4 接收模式（Rx Burst）的特殊考量

接收模式的流程与发送对称，但方向相反，且有一个重要的初始状态差异。

初始状态：接收开始时，Rx FIFO是空的，因此不会立即产生µDMA请求。
请求产生：当主设备从从设备读取到数据，并存入Rx FIFO后，I2C模块会立即断言dma_sreq信号。同样，只有当Rx FIFO中的数据量达到或超过4字节时，dma_req信号才会被断言，以启动µDMA的高效突发传输。
µDMA响应：µDMA控制器将数据从I2CFIFODATA寄存器（Rx FIFO）搬移到指定的内存区域。
传输结束：当累计接收的字节数达到I2CMBLEN设定的值时，传输结束。

一个重要的配置技巧：在接收BURST结束时，I2C主机需要向从机发送一个NACK（非应答）来终止读取。这通过在BURST命令中设置ACK=0来实现。查看表21-5，对于“启动并接收N个FIFO服务字节且最后一个字节回复NACK”的操作，命令字应为START=1,STOP=0,ACK=0,BURST=1，且I2CMSA[0]=1（接收）。

4. 高级模式、问题排查与实战心得

4.1 高速模式（High-Speed Mode）下的配置

Tiva I2C模块支持高达3.33 Mbps的高速模式。配置高速模式需要额外步骤：

在I2CMTPR寄存器中，除了计算TPR值（此时SCL_LP和SCL_HP在高速模式下通常为2和1），还必须将HS位（位7）置1。
发送一个特殊的主机代码（Master Code）字节来通知总线上的所有设备即将切换到高速模式。这通过向I2CMSA写入主机代码，并向I2CMCS写入特定的命令（如0x13用于标准高速模式）来完成。
之后，所有后续传输都将在高速下进行，直到产生STOP条件。关键点：在高速模式下使用µDMA FIFO时，需要确保系统时钟和µDMA的带宽能够支持更高的数据速率，否则可能导致FIFO上溢或下溢。

4.2 常见问题排查实录

在实际项目中，配置µDMA FIFO传输时难免会遇到问题。以下是我总结的几个典型故障场景和排查思路：

问题一：传输启动后，数据没有在总线上出现，ACTDMATX/RX位始终为0。

排查思路：
1. 检查BURST与RUN位：首先确认I2CMCS写入的命令字是否正确，BURST=1且RUN=0。这是最常见的配置错误。
2. 检查µDMA通道配置：确认µDMA通道已正确启用，并且其“外设请求”类型与I2C模块匹配（通常是单次或突发请求）。使用调试器查看µDMA通道控制结构体的配置。
3. 检查FIFO触发阈值：确认I2CFIFOCTL中的触发值设置合理。如果Tx触发值设得太高，而初始FIFO是空的，可能无法立即触发dma_req。
4. 检查从机地址和应答：通过示波器或逻辑分析仪抓取I2C总线波形，看START条件后是否发送了正确的从机地址，以及是否收到了从机的ACK。如果地址错误或无应答，主设备会置位ERROR位并停止操作。

问题二：传输中途停止，没有完成I2CMBLEN设定的全部字节数。

排查思路：
1. 监控I2CMBCNT寄存器：在传输过程中，通过调试器定期读取此寄存器，看其是否在按预期递减。如果卡住，可能是µDMA传输错误或I2C总线被占用。
2. 检查总线仲裁丢失（ARBLST）：读取I2CMCS寄存器，检查ARBLST位是否被置位。在多主系统中，如果另一个主设备同时驱动总线，可能导致仲裁丢失，传输被中止。
3. 检查时钟超时（CLKTO）：如果SCL线被从设备长时间拉低，可能触发时钟超时错误。检查从设备状态。
4. 确认µDMA传输大小：确保µDMA通道配置的传输数量与I2CMBLEN设置的值完全一致。如果不一致，µDMA可能提前停止或无法满足I2C的需求。

问题三：数据传输出现错位或重复。

排查思路：
1. 检查µDMA地址��量配置：这是最可能的原因。对于发送，源地址（内存数组）应递增，目的地址（I2CFIFODATA）不递增；对于接收，则相反。配置错误会导致所有数据都从同一个内存地址读写。
2. 检查数据对齐：确保内存缓冲区地址与数据大小对齐。虽然8位传输要求不高，但良好的对齐习惯能避免潜在问题。
3. 关闭编译器优化：在调试阶段，暂时关闭涉及µDMA缓冲区变量的编译器优化，或者将缓冲区声明为volatile，防止编译器重排或优化掉我们的数据操作。

4.3 实操心得与最佳实践

初始化顺序很重要：务必遵循“时钟 -> GPIO -> I2C基础配置 -> µDMA配置 -> I2C FIFO/突发配置”的顺序。在配置FIFO和突发相关寄存器前，确保I2C模块处于空闲（IDLE=1）且总线不忙（BUSBSY=0）的状态。
中断与µDMA的协作：虽然µDMA减轻了CPU负担，但合理使用中断来处理传输完成、错误等事件仍是必要的。建议使能µDMA传输完成中断和I2C的错误中断（如仲裁丢失、无应答）。在中断服务例程中，清除相应标志位，并检查I2CMBCNT和I2CFIFOSTATUS来确认传输状态。
避免混合使用FIFO和普通模式：手册的Note部分明确警告：不要在连续的事务中混合使用I2CSDR/I2CMDR寄存器（普通模式）和Tx/Rx FIFO。这可能会导致状态机混乱。确定一种传输模式（普通、中断+FIFO、µDMA+FIFO）后，在一次完整的通信会话中保持使用。
性能调优：I2CMBLEN和FIFO触发阈值TXTRIG/RXTRIG是性能调优的两个杠杆。对于大数据量传输，增大I2CMBLEN可以减少µDMA重新配置的次数。将触发阈值设置为FIFO深度的一半（如4），通常能在响应速度和总线占用率之间取得良好平衡。实际最优值需要通过测试，在特定系统和负载下确定。
充分利用调试工具：除了软件调试，硬件工具不可或缺。一个支持协议分析的逻辑分析仪（如Saleae）是调试I2C通信的利器。你可以直观地看到START/STOP条件、地址、数据、ACK/NACK位，以及总线竞争情况，这对于验证配置和排查硬件问题至关重要。