深入解析C2000 ePWM寄存器：从原理到电机控制与数字电源实战-育师

1. 项目概述与ePWM核心价值

在嵌入式系统，尤其是电机控制、数字电源和逆变器这些对时序和功率精度要求极高的领域，脉冲宽度调制（PWM）技术是当之无愧的基石。我们常说的PWM，本质上是利用数字信号来控制模拟电路的一种高效方法，通过调节一个周期内高电平（导通）时间与总周期时间的比例（即占空比），来等效地输出不同的平均电压或功率。但如果你还停留在用通用定时器翻转GPIO来模拟PWM的阶段，一旦遇到需要多路严格同步、带死区保护、或者动态调整相位的高级应用，就会立刻捉襟见肘。

这正是德州仪器（TI）在其C2000系列等微控制器中引入增强型PWM（ePWM）模块的原因。它不是一个简单的定时器外设，而是一个高度集成化、可编程的波形生成“引擎”。与手动操作寄存器位来拼凑功能不同，ePWM通过一整套逻辑清晰、功能专一的寄存器组，将波形生成的各个环节——时基、计数比较、动作限定、死区插入、故障联防——模块化。理解并熟练配置这些寄存器，就相当于掌握了直接与硬件对话，绘制出任意复杂、精准且安全可靠的功率控制波形的能力。无论是驱动一台精密的伺服电机，还是构建一个高效率的LLC谐振变换器，ePWM都是你实现想法最得力的硬件伙伴。本文将从寄存器层面入手，为你拆解这个强大引擎的每一个齿轮是如何啮合的。

2. ePWM模块架构与寄存器全景

在深入每个寄存器之前，我们需要先建立ePWM模块的宏观视图。你可以把它想象成一个高度自动化的波形生产流水线，每个工位（子模块）各司其职，而寄存器就是控制每个工位操作参数的指令面板。

整个ePWM模块的核心数据流始于时基子模块（Time-Base, TB）。它就像一个节拍器，产生最基础的计数节拍（TBCTR）和周期信号。这个节拍被同时送到两个关键车间：比较子模块（Counter-Compare, CC）和动作限定子模块（Action-Qualifier, AQ）。比较子模块将节拍器当前的计数值与我们预设的“比较值”（CMPA, CMPB）进行实时比对，一旦匹配就发出一个“事件”信号。动作限定子模块则像一个聪明的开关控制员，它接收来自时基（如计数到0或周期值）和比较子模块的多种事件，并根据我们预先设定好的“动作规则”（在AQCTLA/B中定义），来决定何时让输出引脚EPWMxA或EPWMxB置高、拉低或翻转。

为了应对功率开关器件（如MOSFET、IGBT）的安全开关需求，流水线上还设置了死区生成子模块（Dead-Band, DB）。它接收AQ模块产生的原始开关信号，并智能地插入一段可控的延迟时间（通过DBRED和DBFED设置），确保同一桥臂的上下两个开关管不会因为微小的时序误差而同时导通，造成致命的直通短路。最后，还有故障联防子模块（Trip-Zone, TZ）和事件触发子模块（Event-Trigger, ET）等，它们负责紧急关断和触发ADC采样等联动操作，构成了完整的安全与控制闭环。

所有这些子模块的行为，都依赖于我们接下来要详细解读的寄存器组进行配置。它们不是孤立的，而是环环相扣。例如，时基的模式决定了比较事件发生的条件；动作限定器的配置又依赖于比较事件和时基事件；而死区的效果则直接受前级输出信号的影响。理解这种关联性，是进行精准配置的前提。

3. 时基子模块：波形的心脏与节拍

时基子模块是整个ePWM的节奏之源，它定义了PWM波的频率、相位和计数方向。相关的寄存器是配置的起点，也是最容易混淆的地方。

3.1 TBCTL：时基控制寄存器

TBCTL寄存器是时基子模块的“大脑”。它的复位值是0x0083，我们需要逐位理解其含义。

CTRMODE[1:0]（位1-0）：这是第一个关键配置，决定了计数器的计数模式。

00：递增模式（Up-Count）。计数器从0开始，每个时钟加1，直到等于周期值（TBPRD），然后归零重新开始。这种模式生成不对称的PWM波形，通常用于简单的开关控制。
01：递减模式（Down-Count）。计数器从周期值开始，每个时钟减1，直到等于0，然后重新装载周期值。单独使用较少。
10：递增-递减模式（Up-Down-Count）。这是最常用、功能最强大的模式。计数器从0开始递增到周期值，然后立即递减回0，如此循环。在此模式下，一个PWM周期内会产生两次比较匹配事件（一次递增，一次递减），为生成中心对称的PWM（常用于电机控制中的SVPWM）奠定了基础。这也是大多数应用，尤其是电机控制和数字电源的推荐模式。
11：停止/冻结模式。计数器停止工作。通常用于初始化或紧急暂停。

实操心得：在电机控制中，几乎总是选择递增-递减模式。因为它天然地产生了中心对齐的PWM波形，可以有效降低谐波含量，减少电机噪音和开关损耗。如果你在配置后看不到预期的对称波形，首先检查CTRMODE是否设为了10b。

PHSEN（位2）与TBPHS寄存器：这两个配置共同决定了ePWM模块的相位同步能力。PHSEN位使能相位加载功能。当它置1时，一旦有同步输入事件（来自外部引脚EPWMxSYNCI或软件强制同步SWFSYNC），时基计数器TBCTR就会立即被加载为TBPHS寄存器中设定的相位值。

应用场景：在多模块协作时（例如，六个ePWM模块驱动一个三相逆变器），你可以将第一个ePWM模块配置为主模块（Master），将其SYNCOUT信号输出。其他五个配置为从模块（Slave），将主模块的SYNCOUT作为自己的SYNCI输入。通过为每个从模块设置不同的TBPHS值（例如，对于三相系统，相差120度电角度对应的计数值），就能让所有ePWM模块的输出波形保持严格的相位关系，实现多路PWM的精确同步。

PRDLD（位3）与TBPRD寄存器：TBPRD寄存器存放着PWM的周期值。PRDLD位决定了如何更新这个至关重要的值。

0：影子寄存器模式（默认）。你对TBPRD的写入操作，实际上是写入了它的影子寄存器。影子寄存器的值只在特定的“装载点”（在递增-递减模式下，通常是计数器等于0的时刻）才会被拷贝到活跃寄存器中，真正生效。这是确保PWM周期在完整周期边界平滑切换的关键，避免了在计数中途改变周期值可能导致的脉冲宽度畸形。
1：立即模式。写入TBPRD的值直接生效。除非有特殊需求（如调试），否则在运行中动态调整频率时，强烈建议使用影子模式。

SYNCOSEL[1:0]（位5-4）：选择本模块的同步输出信号EPWMxSYNCO的来源。你可以选择将其直接连通到输入同步信号（EPWMxSYNCI），或者在计数器等于0、等于CMPB时产生同步信号，从而构建更复杂的同步链。

CLKDIV[2:0]（位12-10）与HSPCLKDIV[2:0]（位9-7）：这两个字段共同决定了时基时钟TBCLK的分频系数。公式为：TBCLK = SYSCLKOUT / (HSPCLKDIV * CLKDIV)。其中SYSCLKOUT是系统给ePWM模块的时钟源（如VCLK4）。通过精细的分频，你可以从很高的系统时钟（例如200MHz）得到所需的PWM计数时钟，从而匹配你的开关频率需求。例如，要生成20kHz的PWM（周期50us），在递增-递减模式下，计数器需要从0数到某个值再回到0。如果TBCLK是100MHz（周期10ns），那么一个完整的PWM周期对应的计数值TBPRD= (PWM周期 / 2) / TBCLK周期 = (50us / 2) / 10ns = 2500。你需要根据计算出的TBPRD值（需在0-65535之间）来反推合适的分频比。

3.2 TBSTS、TBCTR与TBPRD：状态与核心计数

TBSTS寄存器主要提供状态信息，例如CTRMAX标志位指示计数器是否曾达到最大值（0xFFFF），SYNCI标志位指示是否发生了同步输入事件。在调试同步功能时，查询这些位很有帮助。
TBCTR寄存器是只读的（虽然可写，但通常不直接写入），它实时反映了时基计数器的当前值。在调试时，观察它的变化规律是验证时基配置是否正确的最直接方法。
TBPRD寄存器如前所述，存放周期值。PWM频率的计算公式取决于计数模式：
- 递增模式：PWM频率 = TBCLK / (TBPRD + 1)
- 递减模式：PWM频率 = TBCLK / (TBPRD + 1)
- 递增-递减模式：PWM频率 = TBCLK / (2 * TBPRD)

注意事项：在递增-递减模式下，TBPRD的值决定了计数器递增的峰值。例如，设置TBPRD=500，则计数器会从0->500->0循环。因此，PWM周期对应的时钟周期数是2*TBPRD。在计算比较值CMPA/CMPB时，也必须基于这个范围（0至TBPRD）来考虑。

4. 比较与动作限定：波形的雕刻师

时基提供了画布和节奏，而比较子模块和动作限定子模块则是执笔的画家，共同决定了输出波形的具体形状。

4.1 CMPCTL、CMPA与CMPB：设定比较点

CMPA和CMPB是两个16位的比较寄存器。在递增-递减模式下，硬件会持续将TBCTR的值与CMPA和CMPB进行比较。当TBCTR等于CMPA时，产生CTR=CMPA事件；等于CMPB时，产生CTR=CMPB事件。这两个事件是触发输出动作的“导火索”。

CMPCTL寄存器则管理着CMPA和CMPB的加载行为，其核心思想同样是“影子寄存器”机制，以确保比较值变化的平滑性。

SHDWAMODE和SHDWBMODE位：分别控制CMPA和CMPB是使用影子模式（0）还是立即模式（1）。在需要动态调整PWM占空比（如闭环控制）的应用中，必须使用影子模式。
LOADAMODE和LOADBMODE位：在影子模式下，这两个字段定义了影子寄存器值加载到活跃寄存器的时机。常见选项有：在TBCTR=0时加载、在TBCTR=TBPRD时加载、或在两者任一时刻加载。选择TBCTR=0或TBPRD作为加载点，可以确保在新的PWM周期开始时采用新的比较值，避免在一个周期内产生不同宽度的脉冲，这对于电机控制的稳定性至关重要。
SHDWAFULL和SHDWBFULL状态位：在影子模式下，向CMPA/CMPB写入新值，实际上是写入了一个FIFO。如果写入速度过快，在硬件尚未将前一个值加载到活跃寄存器之前又写入了新值，这个标志位会被置1，表示影子FIFO已满，新值会覆盖旧值。在编写动态更新CMP值的代码时，最好先检查此位，或确保更新频率低于PWM频率/2（在递增-递减模式下，一个周期有两次加载机会）。

4.2 AQCTLA与AQCTLB：定义动作规则

这是ePWM模块最精妙的部分之一。AQCTLA和AQCTLB寄存器分别定义了输出引脚EPWMxA和EPWMxB的行为规则。它们将“事件”转化为“动作”。

每个寄存器都包含针对不同事件的响应字段：

ZRO：当TBCTR=0时采取的动作。
PRD：当TBCTR=TBPRD时采取的动作。
CAU/CAD：当TBCTR=CMPA且计数器正在递增(Up)/递减(Down)时采取的动作。
CBU/CBD：当TBCTR=CMPB且计数器正在递增(Up)/递减(Down)时采取的动作。

每个字段有4种选择：00-无动作；01-强制输出低(Clear)；10-强制输出高(Set)；11-翻转输出(Toggle)。

通过灵活组合这些事件和动作，可以生成极其复杂的波形。最经典的配置是生成一对互补带死区的PWM，用于驱动一个半桥：

配置AQCTLA：设置CAU = 2 (Set),CAD = 1 (Clear)。这意味着当计数器递增到等于CMPA时，EPWMxA置高；当计数器递减到等于CMPA时，EPWMxA置低。这样就产生了一个以CMPA为脉宽控制点的PWM波。
配置AQCTLB：设置CBU = 1 (Clear),CBD = 2 (Set)。这意味着当计数器递增到等于CMPB时，EPWMxB置低；当计数器递减到等于CMPB时，EPWMxB置高。这产生了一个与EPWMxA逻辑互补的PWM波。

此时，EPWMxA和EPWMxB的原始信号是瞬间互补的，存在直通风险。这就需要死区模块来介入处理。

4.3 AQSFRC与AQCSFRC：软件强制输出

这两个寄存器提供了通过软件直接干预输出状态的能力，优先级高于AQ模块的自动控制。

AQSFRC（一次性软件强制）：可以产生一个单次的强制事件。例如，设置OTSFA=1并选择ACTSFA=2，会立即强制EPWMxA输出高电平一次，然后控制权交还给AQ模块。这在某些特定的触发或测试场景下有用。
AQCSFRC（连续软件强制）：可以持续强制输出为高或低。例如，设置CSFA=1会强制EPWMxA持续输出低电平，无视AQ模块的任何规则。这常用于故障保护或使能控制，在系统初始化或发生错误时，将功率桥臂强制置于安全状态（通常为全关）。

5. 死区生成子模块：安全卫士

死区时间是功率电子中防止桥臂直通的必备手段。ePWM的死区模块可以独立地对上升沿和下降沿插入可编程的延迟。

5.1 DBCTL：死区控制逻辑

DBCTL寄存器配置死区模块的工作模式。

OUT_MODE[1:0]（位1-0）：这是死区的总开关。
- 00：完全旁路。AQ模块的输出直接送到最终输出，不产生死区。用于不需要死区的场景。
- 01：仅使能下降沿延迟。EPWMxA直通，EPWMxB接受下降沿延迟。
- 10：仅使能上升沿延迟。EPWMxA接受上升沿延迟，EPWMxB直通。
- 11：完全使能（经典模式）。EPWMxA输出上升沿延迟信号，EPWMxB输出下降沿延迟信号。这是驱动半桥或全桥最常用的模式。
IN_MODE[1:0]（位5-4）：选择延迟的输入信号源。在经典模式（OUT_MODE=11）下，通常设置为00，即两个延迟都以EPWMxA（来自AQ模块）为输入源。这样，从AQ模块出来的一对互补信号，经过死区模块后，EPWMxA的上升沿被推迟，EPWMxB的下降沿被推迟，从而在两者之间插入了一段两者都为低电平的死区时间。
POLSEL[1:0]（位3-2）：极性选择。可以单独反转EPWMxA或EPWMxB的输出极性。例如，在驱动某些低电平有效的栅极驱动器时，可能需要将输出反转。
HALFCYCLE（位15）：半周期时钟使能。置1时，死区计数器的时钟频率加倍（TBCLK*2），这意味着可以用更小的DBRED/DBFED值实现相同的物理死区时间，提高了时间分辨率。

5.2 DBRED与DBFED：设置延迟时间

DBRED和DBFED是两个10位的寄存器，分别存储上升沿延迟和下降沿延迟的计数值。

死区时间计算：死区时间 = 延迟计数值 * TBCLK周期 * (HALFCYCLE? 0.5 : 1)。例如，TBCLK=100MHz (10ns)，HALFCYCLE=0，设置DBRED=100，则上升沿延迟时间为100 * 10ns = 1us。

实操心得与避坑指南：
死区时间的选择：死区时间太短不足以防止直通，太长则会降低输出电压利用率并增加谐波。它必须大于功率开关器件的开通延迟与关断延迟之差。通常需要根据器件数据手册和实际测试来确定，对于常见的IGBT或MOSFET，可能在几百纳秒到几微秒之间。
影子寄存器：与CMP和TBPRD类似，DBRED和DBFED也有影子寄存器，其加载行为由DBCTL的LOADRED和LOADFED位控制（在部分型号中，这些控制位可能在其他寄存器中，需查具体数据手册）。动态调整死区时间时，务必使用影子模式，并在安全的时刻（如计数器为0时）加载。
极性配合：POLSEL、IN_MODE和OUT_MODE的配合需要仔细推敲。一个错误的配置可能导致死区完全不起作用，甚至加剧直通风险。建议先在仿真或空载下，用示波器观察最终的EPWMxA和EPWMxB输出，确认死区已正确插入且极性符合驱动电路要求。

6. 高级功能与联动控制

ePWM的功能远不止于此，它还能与芯片内部其他模块深度联动，实现更复杂的系统级控制。

6.1 数字比较与故障联防（TZDCSEL）

TZDCSEL寄存器属于故障联防子模块的配置部分。它允许你将外部数字比较器（DC）模块的输出（如DCAH,DCAL,DCBH,DCBL，这些信号可能来自过流、过压等故障检测电路）映射到ePWM模块内部的两个事件DCAEVT1/2和DCBEVT1/2上。

例如，你可以配置当DCAH为高（表示A相电流过高）时，触发DCAEVT1事件。然后，你可以在另一个寄存器TZSEL中，将这个事件配置为触发一次性的“强制拉低”或“周期性的拉低”动作（通过TZCTL寄存器配置），从而立即关闭PWM输出，保护系统。这是一种基于硬件的高速保护机制，响应速度远快于软件中断。

6.2 事件触发与ADC同步

ePWM模块可以产生多种事件来触发ADC开始转换，这是实现高精度采样控制的关键。例如，你可以在TBCTR=0（周期开始）或TBCTR=CMPB（特定占空比点）时产生一个EPWMxSOCA或EPWMxSOCB事件，这个事件可以连接到ADC的启动转换信号。这样，ADC的采样就能与PWM波形的生成保持严格的同步关系，对于电机控制中的电流采样、数字电源中的输出电压采样等应用至关重要。相关的配置通常在事件触发（ET）子模块的寄存器中完成。

7. 从寄存器到代码：一个完整的配置实例

理论最终要落地为代码。下面以TI C2000系列的CCS开发环境为例，展示如何配置一个ePWM模块，生成一对中心对称、带死区的互补PWM波，用于驱动一个半桥。假设系统时钟SYSCLKOUT=200MHz，目标PWM频率为20kHz，死区时间为1us。

// 假设操作 ePWM1 模块 volatile struct EPWM_REGS *ePWM1 = &EPwm1Regs; void InitEPwm1(void) { // 1. 配置时基子模块 (TB) // 禁用时基时钟，确保配置期间稳定 ePWM1->TBCTL.bit.CLKDIV = TB_DIV1; // TBCLK 预分频 /1 ePWM1->TBCTL.bit.HSPCLKDIV = TB_DIV2; // 高速时钟预分频 /2 // TBCLK = 200MHz / (2*1) = 100MHz ePWM1->TBCTL.bit.CTRMODE = TB_COUNT_UPDOWN; // 递增-递减模式 ePWM1->TBCTL.bit.PHSEN = TB_DISABLE; // 初始禁用相位加载 ePWM1->TBCTL.bit.PRDLD = TB_SHADOW; // 周期寄存器使用影子模式 ePWM1->TBCTL.bit.SYNCOSEL = TB_SYNC_DISABLE; // 禁止同步输出，作为主模块 ePWM1->TBCTL.bit.FREE_SOFT = 0x3; // 仿真时自由运行 // 计算并设置周期值: PWM Freq = TBCLK / (2 * TBPRD) // TBPRD = TBCLK / (2 * PWM_Freq) = 100e6 / (2 * 20e3) = 2500 ePWM1->TBPRD = 2500; // 初始计数器值和相位值设为0 ePWM1->TBPHS.half.TBPHS = 0; ePWM1->TBCTR = 0; // 2. 配置比较子模块 (CC) ePWM1->CMPCTL.bit.SHDWAMODE = CC_SHADOW; // CMPA 使用影子模式 ePWM1->CMPCTL.bit.SHDWBMODE = CC_SHADOW; // CMPB 使用影子模式 ePWM1->CMPCTL.bit.LOADAMODE = CC_CTR_ZERO; // 在TBCTR=0时加载CMPA影子值 ePWM1->CMPCTL.bit.LOADBMODE = CC_CTR_ZERO; // 在TBCTR=0时加载CMPB影子值 // 设置初始比较值，生成50%占空比 (CMPA = TBPRD/2) ePWM1->CMPA.half.CMPA = 1250; ePWM1->CMPB = 1250; // CMPB用于生成互补信号，通常与CMPA配合 // 3. 配置动作限定器 (AQ) // 配置 EPWM1A 输出: 递增至CMPA时置高，递减至CMPA时置低 ePWM1->AQCTLA.bit.CAU = AQ_SET; ePWM1->AQCTLA.bit.CAD = AQ_CLEAR; // 配置 EPWM1B 输出: 递增至CMPB时置低，递减至CMPB时置高 (与A互补) ePWM1->AQCTLB.bit.CBU = AQ_CLEAR; ePWM1->AQCTLB.bit.CBD = AQ_SET; // 4. 配置死区子模块 (DB) // 计算死区计数值: 死区时间 = DEL * TBCLK周期 // TBCLK周期 = 10ns, 目标死区时间 = 1us = 1000ns // DEL = 1000ns / 10ns = 100 ePWM1->DBCTL.bit.OUT_MODE = DB_FULL_ENABLE; // 完全使能上升沿和下降沿延迟 ePWM1->DBCTL.bit.POLSEL = DB_ACTV_HIC; // 主动高互补模式 (A高有效，B低有效) ePWM1->DBCTL.bit.IN_MODE = DBA_ALL; // 两个延迟均以EPWMxA为源 ePWM1->DBCTL.bit.HALFCYCLE = DB_HALFCYCLE_DISABLE; // 禁用半周期时钟 ePWM1->DBRED = 100; // 上升沿延迟 100 TBCLK cycles = 1us ePWM1->DBFED = 100; // 下降沿延迟 100 TBCLK cycles = 1us // 5. 配置故障联防 (TZ) 为安全起见，通常使能并配置为强制低 ePWM1->TZSEL.bit.OSHT1 = 1; // 使能单次触发故障源1 ePWM1->TZCTL.bit.TZA = TZ_FORCE_LO; // TZ事件触发时，强制EPWM1A输出低 ePWM1->TZCTL.bit.TZB = TZ_FORCE_LO; // TZ事件触发时，强制EPWM1B输出低 // 6. 使能时基时钟，启动PWM // 注意：某些型号可能需要配置TBCLK源并使能模块时钟，此处假设已全局使能 // ePWM1->TBCTL.bit.CLKDIV = ... 已在前面设置 }

这段代码完成了从时基、比较、动作到死区的完整配置。上电后，EPWM1A和EPWM1B引脚就会输出一对中心对称、带有1us死区时间的20kHz互补PWM波。

8. 调试技巧与常见问题排查

即使按照手册配置，实际调试中也可能遇到各种问题。以下是一些实战中总结的排查思路：

问题1：完全没有PWM输出。

检查时钟：确认系统时钟是否已正确配置并供给ePWM模块。检查TBCTL中的CLKDIV和HSPCLKDIV分频设置是否过于夸张导致TBCLK几乎为0。一个简单的验证方法是，将TBCTR寄存器值在调试窗口中实时显示出来，看它是否在规律地计数。
检查输出引脚复用：确认EPWMxA和EPWMxB对应的GPIO引脚是否已正确配置为ePWM功能模式，而非普通的GPIO输入。
检查动作限定器：确认AQCTLA和AQCTLB是否配置了有效的动作（Set/Clear/Toggle）。如果所有事件都设置为“无动作”，自然没有输出。
检查强制输出：确认AQCSFRC寄存器没有处于强制输出高或低的状态，这会覆盖AQ模块的动作。

问题2：有输出，但频率或占空比不对。

验证TBPRD和TBCLK：根据测量到的实际周期，反推TBCLK频率是否正确。检查SYSCLKOUT和分频系数的计算。
验证计数模式：确认CTRMODE设置是否符合预期。递增-递减模式和纯递增模式下的频率计算公式不同。
检查CMPA/CMPB影子加载：在动态更新CMP值时，如果占空比变化不连续或出现毛刺，很可能是影子加载模式LOADxMODE设置不当，或者在新值生效前就进行了多次写入（触发了SHDWxFULL）。确保在安全的时刻（如TBCTR=0中断内）更新比较值，并考虑使用双缓冲机制。

问题3：死区时间不生效或效果异常。

确认DB模块使能：检查DBCTL.bit.OUT_MODE是否已设置为使能模式（01,10, 或11）。
测量原始信号：尝试将DBCTL.bit.OUT_MODE设为00（旁路模式），测量AQ模块直接输出的EPWMxA和EPWMxB信号，确认它们是否是一对完美的互补信号（无死区）。这是死区模块的输入，必须正确。
检查极性：POLSEL的设置必须与你的驱动电路逻辑匹配。用示波器同时观察最终输出的EPWMxA和EPWMxB，确认在开关切换的间隙，两者存在一段同时为低（或同时为高，取决于配置）的死区时间。
计算延迟值：确认DBRED和DBFED寄存器的值是否根据TBCLK频率和期望的死区时间正确计算。使��示波器测量实际死区时间进行校准。

问题4：多模块同步不同步。

检查同步链：确认主模块的SYNCOUT信号（通过SYNCOSEL配置）已正确产生，并且通过硬件连接到了从模块的SYNCI输入引脚。
检查从模块相位加载：确认从模块的PHSEN位已使能，并且TBPHS寄存器设置了正确的相位偏移值。相位值是一个计数值，需要根据同步信号之间的时间差（或电角度差）和TBCLK频率来计算。
使用示波器：这是最直接的调试方法。同时测量主从模块的EPWMxA输出，观察它们的相位关系是否符合预期。

掌握ePWM寄存器的配置，本质上是理解一整套精密的硬件状态机。它给予开发者极高的灵活性和控制精度，但同时也要求严谨细致的配置。最好的学习方式就是动手实践：从一个简单的PWM输出开始，逐步增加死区、同步、动态调整等功能，并用示波器实时观察每一步配置带来的波形变化。当你能够随心所欲地“雕刻”出所需的功率波形时，就意味着你已经将这颗强大的硬件引擎牢牢握在手中了。