TMS320C5514 DSP硬件设计实战：电源、时钟与信号完整性解析-育师

1. 项目概述

在嵌入式硬件开发领域，尤其是涉及高性能数字信号处理器（DSP）的设计时，电气特性与时钟系统的设计往往是决定项目成败的“暗礁区”。很多工程师在软件算法上投入大量精力，却容易在硬件底层，特别是电源、时钟和信号完整性这些“基础设施”上栽跟头。我最近在为一个工业数据采集项目选型和设计基于TI TMS320C5514 DSP的核心板时，就深刻体会到了这一点。这颗芯片虽然发布于十多年前，但其低功耗和高性能的特性使其在特定领域依然活跃，而它的硬件设计细节，尤其是官方数据手册中那些看似枯燥的电气参数和时钟要求，恰恰是系统能否长期稳定运行的关键。

这个项目的核心价值，在于将数据手册中零散、专业的电气规格和时钟配置要求，转化为一套可执行、可验证的硬件设计指南。它不仅仅是参数的罗列，更是对“为什么需要这样设计”的深度解读。例如，为什么电源上电顺序有严格要求？为什么一个简单的32.768kHz晶体振荡器电路，电容的摆放位置会直接影响RTC的起振？为什么在分析输出时序时，必须考虑PCB传输线带来的额外延迟，而输入时序测试却又用一个固定的边沿速率？这些问题的答案，直接关系到你的电路板是能一次点亮稳定运行，还是需要反复调试甚至改板。

本文将围绕TMS320C5514 DSP，深入拆解其电气特性与时钟系统设计的核心要点。我会结合数据手册中的关键图表和参数，以及我个人在多次设计、调试和量产中积累的经验，为你梳理出一套从电源规划、时钟树构建、到复位电路设计和信号完整性分析的完整实践框架。无论你是正在评估这颗芯片的架构师，还是奋战在PCB设计一线的硬件工程师，相信这些从“踩坑”中总结出的细节，都能为你提供直接的参考。

2. 核心电气特性深度解析与设计基石

硬件设计的第一步是读懂芯片的“电气语言”。TMS320C5514的数据手册中关于电气特性的部分，是后续所有电源、时钟、接口设计的基础。这部分内容往往充斥着大量的最小值、典型值和最大值，但绝不能仅仅把它们当作表格来查阅，而需要理解其背后的物理意义和设计约束。

2.1 电压域划分与电源设计哲学

TMS320C5514的电源架构清晰地划分了多个电压域，这是现代低功耗、高性能芯片的典型设计。理解每个域的作用，是合理进行电源选型和布局的前提。

1. 核心电压域：这是芯片的“大脑”供电部分。

CVDD：数字核心主电源，为CPU、DSP内核及大部分内部逻辑供电。典型值为1.05V或1.3V，具体取决于性能与功耗的权衡。选择1.3V可以获得更高的最高工作频率（SYSCLK最高120 MHz），而1.05V则显著降低动态功耗。在我的项目中，由于对实时性要求高，选择了1.3V供电以获取最大性能余量。
CVDDRTC：实时时钟（RTC）核心电源。这是一个必须由外部电源独立供电的域，且不能使用芯片内部的任何LDO为其供电。哪怕你不使用RTC功能，只要芯片需要保持最低功耗的待机状态或维持时间信息，这个电源就必须一直存在。其电压范围是0.998V到1.43V，通常我们直接将其与CVDD连接至同一个1.2V或1.3V电源轨，最为简便。
USB_VDD1P3/USB_VDDA1P3：USB模块的数字和模拟核心电源，均为1.3V。如果系统不使用USB功能，这两个电源域可以关闭（拉低到地），以节省功耗。

2. I/O电压域：这是芯片与外部世界通信的“接口”供电部分，电压可选，兼容不同电平的外设。

DVDDIO：通用I/O口电源，可选1.8V, 2.5V, 2.75V或3.3V。这个电压决定了所有通用GPIO、以及CLKIN引脚的电平标准。例如，如果你的外设主要是3.3V逻辑，那么DVDDIO就接3.3V；如果为了降低功耗并与低电压存储器接口，则可以选择1.8V。
DVDDEMIF：外部存储器接口（EMIF）电源，电压应与连接的外部存储器（如SDRAM、Flash）的I/O电压一致。
DVDDRTC：RTC模块的I/O电源，通常与DVDDIO接在一起即可。
USB_VDDOSC/USB_VDDA3P3：USB模块的振荡器电源和PHY模拟电源，均为3.3V。不使用USB时可关闭。

3. 模拟电源域：为内部精密模拟电路供电，噪声敏感。

VDDA_PLL：锁相环（PLL）的模拟电源，典型值1.3V。这是整个时钟系统的“心脏”，必须极其干净。数据手册中明确要求其与VDDA_ANA（模拟电源）使用独立的PCB电源平面，并做好退耦。
LDOI：内部LDO的输入。如果使用内部LDO为CVDD供电，则需要在此引脚接入一个更高级的电源（如3.3V）。
VDDA_ANA：其他模拟电路电源。

实操心得：电源分组与PCB布局千万不要把所有电源引脚简单地用一个大电源平面连接。正确的做法是：为CVDD/CVDDRTC、DVDDIO/DVDDEMIF/DVDDRTC、VDDA_PLL/VDDA_ANA、USB_VDDA3P3分别规划独立的电源平面或走线，并在芯片的每个电源引脚附近放置对应的退耦电容。特别是VDDA_PLL，它的退耦电容必须尽可能靠近芯片引脚，并且建议使用磁珠或0欧电阻将其与其他数字电源隔离开，以防止数字噪声通过电源串扰影响时钟抖动。

2.2 信号电平与时序测试的“隐藏条款”

数据手册中的AC时序参数（建立时间、保持时间、输出延迟等）都是在特定的测试条件下定义的。忽略这些条件，直接套用参数，是时序分析失败的常见原因。

图5-1 3.3V AC时序测试负载电路揭示了一个关键信息：数据手册提供的时序是在器件引脚处测量的。但在实际PCB上，信号需要经过一段传输线才能到达接收端（如测试仪器或另一个芯片）。这个测试负载电路（42Ω电阻串联3.5nH电感，再并联4pF电容到地）模拟了典型的“引脚电子”和传输线效应。手册特别说明，对于输出时序分析，必须考虑这段传输线带来的延迟。一个2ns延迟的传输线模型被用作负载。但这里有个极易混淆的点：这个2ns延迟是测试负载的一部分，用于模拟真实环境，而不是让你在计算时序预算时简单地加上或减去2ns。正确的做法是使用IBIS模型进行板级仿真。

输入信号边沿速率是另一个硬性规定。手册要求所有输入时序参数的测试，都是在器件引脚处的输入信号边沿速率< 4 V/ns的条件下进行的。这意味着，如果你前端驱动芯片输出的信号边沿太陡（例如高速CMOS驱动器可能达到几十V/ns），可能因为过冲、振铃而导致实际进入DSP引脚的电平在阈值附近抖动，从而违反建立/保持时间。通常需要在驱动端串联一个小电阻（如22Ω-100Ω）来减缓边沿，使其满足要求。

图5-2 信号跳变沿参考电平明确了所有时序测量的参考点。对于输入时钟，上升/下降时间参考VIL_MAX和VIH_MIN；对于输出时钟，则参考VOL_MAX和VOH_MIN。在设计电平转换电路或比较时序余量时，必须使用这些最坏情况下的电压值进行计算，而不是典型值。

注意事项：IBIS模型是必备工具数据手册在5.1.3节明确建议，必须使用TI提供的I/O Buffer Information Specification (IBIS)模型来进行正确的时序分析。这是连接芯片数据手册参数和实际PCB设计的桥梁。通过IBIS模型，你可以在仿真软件中导入实际的PCB叠层、走线长度和拓扑，精确模拟信号在板上的行为，检查是否满足时序要求。忽略这一步，仅凭经验或手册的简化模型，在高速或复杂负载情况下风险极高。

3. 电源系统设计与电源时序实战

电源设计不仅仅是提供正确的电压和电流，严格的上电/下电时序和退耦设计是保证DSP稳定运行，避免闩锁效应或启动失败的关键。

3.1 电源时序控制详解

TMS320C5514的电源时序要求可以概括为两类情况：

1. 常规电源序列（使用内部DSP_LDO或外部稳压器，且DSP_LDO使能）：当DSP_LDO_EN引脚为低（使能内部LDO）时，芯片内部的上电复位（POR）电路会监控DSP_LDOO（即CVDD）的电压。只有当LDOI、VDDA_ANA和DSP_LDOO都达到稳定阈值后，内部POWERGOOD信号才会拉高。此时，外部复位信号RESET必须保持低电平（有效），直到所有电源（包括核心和I/O）都达到其有效工作范围。之后，才能释放RESET，系统开始启动。这是一种安全的默认模式，由内部电路确保核心电压稳定后才解除复位。

2. 禁用内部DSP_LDO，使用外部稳压器：当DSP_LDO_EN引脚为高（禁用内部LDO），由外部稳压器直接为CVDD供电时，内部的电压监控电路被禁用，POWERGOOD信号会立即变高。此时，外部复位信号RESET成为了硬件复位的唯一来源。你必须确保外部复位电路能在所有电源稳定后，再延迟一段时间（手册要求RESET低脉冲宽度至少为3个系统时钟周期3P）才释放复位。通常我们会使用一个带有固定延迟的复位芯片（如TI的TPS3801）来管理这个时序。

3. USB子系统电源序列（如果使用）：如果设计中使用了USB功能，其电源必须按特定顺序开启：

USB_VDDA1P3和USB_VDD1P3（USB核心电源）
USB_VDDA3P3（USB PHY模拟电源）
USB_VBUS（USB总线电源）这个顺序主要是为了保护内部PHY电路。在实际设计中，如果使用独立的LDO，可以通过控制LDO的使能引脚时序来实现；如果共用电源轨，则需要确保电源轨的上电波形能满足此顺序。

3.2 电源退耦与PCB布局实战指南

退耦电容的布置是硬件工程师的基本功，但对DSP这类高速器件，细节决定成败。

1. 退耦电容的选型与摆放：手册5.3.4节给出了明确指导。对于DSP核心电源（CVDD等），每个电源引脚推荐使用1μF 并联 0.01μF的电容组合。1μF提供低频能量缓冲，0.01μF提供高频噪声通路。这些电容必须尽可能靠近芯片的电源引脚，距离最好控制在1.25厘米（约500 mil）以内，以最小化引线电感。优先选择小封装电容（如0402），因为其等效串联电感（ESL）更小，高频特性更好。但需从生产良率角度评估是否选用0201。

2. 大容量储能电容（Bulk Capacitor）：在电源入口处或每类电源平面附近，需要放置容值更大的电容（如10μF-100μF的钽电容或陶瓷电容），用于应对负载的瞬时电流变化。这些电容可以放在稍远的位置，但应置于BGA封装的外围，不要放在芯片正下方，以免影响焊接检查和返修。

3. 模拟电源（VDDA_PLL, VDDA_ANA）的隔离：这是最容易被忽视的一点。VDDA_PLL为敏感的PLL电路供电，任何电源噪声都会直接转化为时钟抖动。除了严格遵守靠近引脚放置退耦电容的原则外，强烈建议使用磁珠（Ferrite Bead）或0欧电阻将模拟电源平面与数字电源平面进行隔离。例如，从3.3V的模拟总电源经过一个磁珠（如600Ω@100MHz）后，再接入VDDA_PLL的退耦网络和芯片引脚。

4. LDO的输出电容：如果使用了芯片内部的LDO（如ANA_LDOO,DSP_LDOO,USB_LDOO），其输出端必须连接指定容值的电容，这是LDO环路稳定性的要求，不能随意更改。

ANA_LDOO： 1μF
DSP_LDOO： 5μF ~ 10μF
USB_LDOO： 1μF ~ 2μF 使用低ESR的陶瓷电容，并紧贴LDO输出引脚放置。

踩坑记录：电容的直流偏压效应在选择0402或0603封装的1μF/10V陶瓷电容时，务必查阅其规格书中的“电容值 vs. 直流偏压”曲线。例如，一个标称1μF的X5R电容，在施加3.3V直流电压后，其实际容值可能下降至0.6μF或更低。如果你按1μF计算退耦特性，实际效果会大打折扣。解决方法是：要么选择额定电压更高（如6.3V或10V）的电容，其偏压效应更小；要么在仿真和计算时使用降额后的实际容值。

4. 时钟系统架构与配置详解

时钟是数字系统的“心跳”。TMS320C5514的时钟系统相对灵活，但配置不当会导致无法启动、性能不稳或功耗过高。

4.1 时钟源选择与外部电路设计

芯片提供两种系统时钟源选择，由CLK_SEL引脚在上电复位时采样决定。

1. 实时时钟（RTC）振荡器（CLK_SEL = 0）：这是低功耗应用的典型选择。使用一个外部的32.768kHz晶体连接在RTC_XI和RTC_XO引脚。电路设计如图5-4所示，关键点在于：

负载电容C1, C2：其值由晶体规格书中的负载电容CL决定。公式为CL = (C1 * C2) / (C1 + C2) + Cstray。其中Cstray是PCB走线的寄生电容，通常估计为2-5pF。假设晶体要求CL=12.5pF，Cstray=3pF，则需要的(C1*C2)/(C1+C2) = 9.5pF。通常取C1=C2=2*(CL - Cstray) ≈ 19pF，可选择标准值18pF或22pF。必须使用高精度、低ESR的NP0/C0G材质电容。
布局与接地：晶体、电容必须紧贴芯片的RTC_XI、RTC_XO和**VSSRTC引脚。VSSRTC是振荡器的专用地，必须通过单独的走线连接到芯片的VSSRTC引脚，并在此引脚附近单点连接到主地平面**，切忌将电容地端直接连到覆铜区，以避免数字地噪声干扰起振。
起振时间：手册注明起振时间可能长达2秒（高ESR晶体下）。如果你的系统要求快速启动，需选择低ESR（如<50kΩ）的晶体，并优化负载电容。

2. 外部LVCMOS时钟（CLK_SEL = 1）：通过CLKIN引脚输入一个11.2896MHz、12.0MHz或12.288MHz的方波时钟。这是高精度或需要与外部时钟同步的应用首选。

电平与频率：CLKIN引脚的电平由DVDDIO电源电压决定。如果DVDDIO=3.3V，则需输入3.3V LVCMOS时钟；如果DVDDIO=1.8V，则输入1.8V LVCMOS时钟。Bootloader默认支持上述三个频率，以生成合适的SPI（500kHz）和I2C（400kHz）启动时钟。你也可以使用更高频率（最高24MHz），但需确保后续PLL配置合法。
禁用RTC振荡器：如果使用CLKIN且不需要RTC功能，为了省电，可以将RTC_XI接CVDDRTC，RTC_XO接地（VSS）。但请注意，CVDDRTC电源仍需供电，且禁用RTC振荡器后，RTC相关寄存器（地址1900h起）将无法访问，这包括了控制片内LDO和WAKEUP引脚的电源管理寄存器。

3. USB时钟（可选）：如果使用USB功能，需要独立的12MHz晶体连接USB_MXI和USB_MXO，其设计原则与RTC晶体类似，但频率更高。负载电容计算方式相同。如果不使用USB，为节省成本和功耗，应永久禁用USB振荡器：将USB_MXI接地，USB_MXO悬空，并将USB_VDDOSC和USB_VSSOSC也接地。

4.2 锁相环（PLL）配置与时钟树生成

系统主时钟SYSCLK由PLL产生，其参考时钟可以是上述的RTC时钟（32.768kHz）或CLKIN时钟。

1. 频率约束关系：这是配置PLL的重中之重，必须严格遵守表5-3中的频率范围：

PLLIN：PLL的输入参考频率，范围32.768kHz ~ 170kHz。这意味着，如果你用12MHz的CLKIN，不能直接送给PLL，必须先经过一个分频器（PLL的DIV比值）降到170kHz以下。
PLLOUT：PLL的输出频率，范围60MHz ~ 120MHz（CVDD=1.3V时）。
SYSCLK：系统时钟，由PLLOUT再经过一个后分频器得到。当CVDD=1.3V时，最高可达100MHz（PLL旁路模式）或120MHz（PLL使能模式）。

配置流程示例：假设我们需要100MHz的SYSCLK，使用12MHz的CLKIN。

选择PLL输入分频比DIV。为使PLLIN ≤ 170kHz，取DIV = 72，则PLLIN = 12MHz / 72 = 166.67kHz，满足要求。
选择PLL倍频比MULT。目标PLLOUT需在60-120MHz之间。设PLLOUT = 100MHz，则MULT = PLLOUT / PLLIN = 100MHz / 0.16667MHz = 600。但PLL的MULT是一个整数值，我们需要反过来计算：先设定MULT=600，则PLLOUT = 0.16667MHz * 600 = 100MHz，完美。
最后，SYSCLK直接等于PLLOUT（后分频比设为1），即得到100MHz系统时钟。

2. PLL锁定时间：在软件中修改PLL配置（分频、倍频比）后，必须等待至少4ms的锁定时间（PLL_LOCKTIME），才能认为PLL输出稳定，可以切换系统时钟源。这段等待通常通过一个简单的延时循环实现。

3. 时钟抖动与电源噪声：手册5.5.2节特别指出，如果使用外部CLKIN时钟，为了最小化抖动，应使用单一、干净的电源同时为DSP和外部时钟振荡器电路供电。这意味着最好用一个独立的LDO为时钟发生器芯片和DSP的DVDDIO（因为CLKIN电平与之相关）供电，并与数字核心电源隔离。同时，CLKIN信号的上升/下降时间tt(CLKIN)应满足要求（典型值≤4ns），过快的边沿可能引起反射和振铃。

4.3 时钟输出（CLKOUT）与系统监控

CLKOUT引脚可以输出分频后的系统时钟，用于驱动外部器件或作为测量点。其时序特性见表5-5。需要注意的是，CLKOUT的负载能力有限，如果直接驱动多个负载或长走线，会导致边沿变差，影响时序。如果需要驱动多个负载，应使用时钟缓冲器（如74LVC1G04）进行扇出。

5. 复位电路设计与引脚状态管理

可靠的复位是系统稳定工作的起点。TMS320C5514的复位机制涉及硬件和软件，且复位期间引脚的状态有明确规定，处理不当可能导致总线冲突或外设异常。

5.1 硬件复位与上电复位（POR）机制

硬件复位由RESET引脚的低电平信号和内部POWERGOOD信号共同作用产生（逻辑与）。

POWERGOOD信号：当内部DSP_LDO使能时，由主POR电路产生。该电路监控LDOI、VDDA_ANA和DSP_LDOO电压，全部达标后（并有约8ms和4ms的延迟），POWERGOOD才变高。这确保了内核电压稳定后才解除复位。
RESET引脚：在DSP_LDO使能时，它可以被拉高（依靠内部POR），但在DSP_LDO禁用时，必须由外部复位芯片控制，确保在所有电源稳定后产生足够宽的低脉冲（>3P）。

设计建议：对于大多数应用，我推荐使用一个独立的复位监控芯片（如TI的TPLxxx系列）来管理RESET信号。该芯片应监控所有主要的电源轨（如CVDD的1.3V， DVDDIO的3.3V等），当所有电源都达到预设阈值并保持一段时间（如200ms）后，才释放RESET。这提供了最可靠的电源时序保障，无论是否使用内部LDO。

5.2 复位期间及内核掉电时的引脚行为

这是硬件连接设计时必须考虑的重点，关乎系统上下电安全和外围器件保护。

1. 复位期间的引脚状态：手册5.7.2节将引脚在复位期间的行为分为多组。例如，“高电平组”的引脚（如EM_CS4,EM_OE等）在复位期间内部被弱上拉至高电平；“低电平组”被弱下拉；“高阻组”则处于高阻态。设计外围电路时，必须考虑这些默认状态。例如，如果一个复位期间为高的片选信号连接到一个低电平有效的存储器，就可能意外选中该存储器，造成数据总线冲突。必要时，需要在外部增加上拉或下拉电阻来覆盖默认状态。

2. 核心电源（CVDD）掉电时的I/O行为（HHV机制）：这是一个非常重要的特性。当数字核心域（CVDD）掉电，而I/O域（DVDDIO等）仍上电时，为了防止I/O引脚出现不确定状态（浮空）导致总线冲突和额外功耗，芯片内部会激活一个称为HHV的机制。此时：

所有输出驱动变为高阻态（Hi-Z）。
弱总线保持器（Bus Holder）被启用，将引脚电平保持在掉电前的最后一个有效逻辑状态（高或低）。
内部上拉/下拉电阻被禁用。例外引脚：由CVDDRTC域驱动的引脚（如RTC_XI,WAKEUP）、USB引脚和模拟块引脚不具备此功能。这意味着，如果你设计了一个由电池供电的CVDDRTC保持RTC运行，而主CVDD可关断的系统，那么这些例外引脚在CVDD关断时其状态需要由外部电路妥善处理，例如通过大电阻上拉/下拉。

常见问题排查：系统无法启动或启动异常
问题现象：上电后无反应，或程序跑飞。
排查步骤：
测量所有电源：用示波器检查CVDD, CVDDRTC, DVDDIO, VDDA_PLL等电压是否在推荐范围内，上电波形是否平滑无毛刺，时序是否符合要求（特别是CVDD和DVDDIO的相对关系）。
检查复位信号：用示波器捕获RESET引脚波形。确保其在所有电源稳定后，保持低电平的时间足够长（远大于3个时钟周期），并且上升沿干净。
检查时钟信号：测量CLKIN或RTC_XI引脚是否有时钟波形，频率是否正确，幅度是否达到VIH/VIL要求，边沿是否满足<4V/ns。对于晶体方案，用高阻探头（或最好用示波器的X10档）测量晶体两端是否有正弦波起振，幅度通常为几百毫伏。
检查启动配置引脚：确认CLK_SEL,DSP_LDO_EN等配置引脚的上拉/下拉电阻焊接正确，电平在复位释放前已稳定。
检查引脚冲突：回顾复位期间和HHV机制下的引脚状态，检查是否有外围器件因这些默认电平而异常动作，导致总线锁死。

6. 信号完整性设计与时序分析实践

对于运行在几十到上百兆赫兹的DSP系统，PCB设计不再是简单的连线，必须考虑信号完整性（SI）对时序的影响。

6.1 传输线效应与端接策略

数据手册反复强调时序参数是在器件引脚处定义的。在PCB上，信号从驱动端到接收端经过一段传输线，会产生延迟、反射和振铃。

延迟：信号在FR4板材上的传播速度约为6英寸/ns。一段3英寸的走线就会带来约0.5ns的延迟。在计算如存储器接口的建立/保持时间余量时，必须将这段走线延迟计算在内。输出延迟 = 芯片内部延迟 + PCB走线延迟；输入建立时间 = 要求时间 - PCB走线延迟。
反射：当走线长度超过信号上升沿对应电气长度的1/6时（对于上升沿1ns的信号，在FR4上约1英寸），就必须考虑传输线效应。阻抗不连续（如过孔、连接器、接收端输入电容）会导致反射，严重时会产生振铃，过冲可能超过电源轨，导致器件闩锁或误触发。

端接策略：对于DSP驱动的关键高速总线（如EMIF数据/地址线、高速SPI时钟）：

源端串联端接：在DSP的输出引脚串联一个小电阻（通常22Ω-100Ω），其阻值等于走线特征阻抗（Z0，通常50Ω或60Ω）减去驱动器的输出阻抗。这能有效吸收从接收端反射回来的能量，是最常用且省电的方法。图5-1中的42Ω测试电阻即模拟了此场景。
并行端接：在接收端对地或对电源并联一个电阻，匹配Z0。这种方法效果好，但会消耗直流功耗，常用于单向点对点传输。

6.2 利用IBIS模型进行板级仿真

这是将理论设计转化为可靠硬件的关键一步。TI提供了TMS320C5514的IBIS模型，你可以将其导入SI仿真工具（如HyperLynx, ADS, 甚至一些免费的如QUCS+IBIS）。仿真流程：

提取PCB参数：从PCB设计文件中导出关键网络的拓扑结构、走线长度、宽度、叠层信息（介电常数、层厚）。
建立仿真模型：将DSP的IBIS模型作为驱动器，将存储器或其他外设的IBIS模型作为接收器，中间连接提取的传输线模型。
设置仿真条件：加入实际的电源噪声、考虑退耦电容的频响、设置正确的激励信号（频率、边沿）。
分析结果：观察接收端的眼图、波形是否干净，过冲/下冲是否在器件容忍范围内（通常不超过电源轨300mV），时序余量是否充足。

通过仿真，你可以在制板前发现潜在的信号完整性问题，并优化端接电阻值、调整走线长度或拓扑结构，从而避免昂贵的改板成本。

6.3 电源完整性（PI）是时钟稳定的根基

时钟抖动很大程度上来源于电源噪声。除了之前提到的退耦和隔离，还需要关注：

电源平面分割：数字电源、模拟电源、PLL电源平面应使用“分而不离”的策略，即在不同层用宽走线或局部平面连接，在单点通过磁珠或0欧电阻汇合，形成“星型”接地和供电。
地平面连续性：完整的地平面是提供低阻抗回流路径的关键。尽量避免信号线跨分割的地平面，否则回流路径绕远，环路面积增大，电磁干扰（EMI）和串扰都会加剧。
同步开关噪声（SSN）：当大量I/O引脚（如数据总线）同时翻转时，会在电源/地网络上产生瞬间的电流毛刺，导致电源电压塌陷或地弹。充足的退耦电容、尽可能短的电源回路、以及分散总线切换时间（如果可能）都有助于缓解SSN。

在我个人的设计经历中，曾遇到一个棘手的案例：系统偶尔会在高负载运算时死机。最终排查发现是VDDA_PLL电源平面上一处过孔过多，导致阻抗偏高，退耦效果变差，PLL电源噪声在特定频率下被放大，引起时钟周期性抖动。重新优化该电源平面的走线并增加一个靠近引脚的0.1μF电容后问题解决。这个教训让我深刻认识到，对于时钟和模拟电源，PCB布局的细节再重视也不为过。