UltraScale VU190 FPGA板卡设计实战：电源、时钟与高速接口调试

最近这块基于 Xilinx UltraScale VU190 的新板子，我从拿到评估板到自研板卡跑稳，前前后后折腾了两个月。说实话，VU190 这颗料在 UltraScale 家族里不算“网红”，大家现在聊得多的都是 UltraScale+、Versal，但这并不影响它在很多场景下依旧是一颗很值得认真对待的器件。这篇文章我打算把它从选型、硬件设计、上电调试，再到高速接口和长期稳定运行整个流程的实操经验都盘一遍，特别是那些不跑一遍就不会知道的坑，希望给准备拿 VU190 或者类似 UltraScale 器件做板子的工程师一些参考。

1. 为什么选 VU190：从需求倒推器件选型，先把资源账算清楚

1.1 我最初梳理出来的需求清单

选型这件事，最忌讳的是“先定芯片再做功能”。我这次是先把手头的应用场景拆成了一张需求表，再去翻器件的选型手册。这个项目主要面向无线通信的基带处理、高速数据采集回放，以及一部分图像前处理，所以需求大致是这样：

• 逻辑资源：要能放下完整的 DDC/DUC 级联、多通道滤波、协议解析和上位机接口逻辑，预估等效 LUT 在 120 万到 150 万之间，还必须预留 30% 以上的布线余量。
• DSP 资源：多通道 FIR、CIC 抽取、复数混频，粗算需要 1200 个左右的 DSP Slice。
• Block RAM：多路大容量数据缓存、FIFO、查找表，预期消耗 40Mb 以上。
• 高速串行口：至少 48 路 GTY 收发器跑 10Gbps 以上，用来接 ADC/DAC、后端交换和 PCIe。
• 普通 IO：采集板需要 LVDS 接收、同步控制、LED/按键、调试口，预估 300 到 400 个可用引脚。

初期我也考虑过别的方案，但比较下来，XCVU190 的硬资源单项虽然不一定是最顶尖的，但整体组合最能覆盖需求，而且留给后续迭代的空间很足。

1.2 VU190 这颗料的核心资源账

我习惯用表格的方式做选型对比，这样能避免“感觉够用”这种模糊判断。当时我整理出来的资源状况大致是：

这里有个容易忽略的点：VU190 的 GTY 收发器最高能到 16.3Gbps，这比很多 28nm 器件的 12.5G 高了一个台阶。无线通信里常见的 JESD204B 接口，以 10G 左右跑 ADC/DAC 链路时，对收发器的眼图余量和参考时钟抖动要求都非常苛刻，VU190 的 GTY 在这种速率下成熟度已经很高，调试起来比想象中的第一版容易很多。

1.3 为什么不直接上 UltraScale+ 或者更小的 Kinex

有同事问我，同样的资源需求，为什么不拿 Kinex UltraScale 系列的 KU115，或者跳一级直接上 UltraScale+ 的 VU9P。这个判断其实来自几个维度的综合权衡。

KU115 的逻辑资源和 DSP 确实也不错，但它的高速收发器和 VU190 不在一个档次，通道数量少，上限速率低。如果项目后面要扩展到 8 通道 JESD204B 加双路 PCIe Gen3，KU115 会非常吃力。VU9P 是很强，但 UltraScale+ 的电源轨设计要求更高，去耦和 PCB 布线难度也更大，而且整板物料成本高出不少。对于这款产品定位来说，VU190 刚好是一个“够用但不烧钱”的甜点级选择。

供应链和货期方面也需要认真考虑，当时综合了交期、生命周期和已有的设计积累，VU190 的优势是生态验证充分、参考设计多，遇到问题资料好找。选型不是单纯比参数，比的是整体交付风险。

2. 板级设计最容易被忽略的四件事：电源、时钟、配置、引脚规划

2.1 电源树设计：十几路电压轨的顺序和容差不能凭感觉

FPGA 板子最容易翻车的地方不是逻辑设计，而是电源。VU190 这种大芯片，电源轨非常复杂，哪怕是简化供电方案，也至少有 VCCINT、VCCINT_IO、VCCBRAM、VCCAUX、VCCAUX_IO、VCCO，以及给 GTY 收发器用的 MGTAVCC 和 MGTAVTT，再加上外围的 DDR、Flash、PHY 等，林林总总十几路。

我踩过的一个典型问题是不止一次出现“芯片没坏但就是配置不成功”的情况。后来查了数据手册里关于 Power-Up/Down Sequence 的描述，发现 UltraScale 对 VCCINT 和 VCCBRAM、VCCAUX 的上电顺序有明确要求：核心电压必须先起来，然后再到辅助电压和 BRAM 电压，否则内部 POR 电路可能无法正常复位，导致 DONE 信号一直拉不起来。

我当时做了三件比较关键的事：

• 用带 PMBus 的电源模块做时序控制，由 FPGA 小系统或者 CPLD 统一控制各路的 Enable 顺序，避免用 RC 延时来实现，因为 RC 很容易受温度和负载影响。
• 在每路电源的输出端都加了电压监控，一旦掉出容差范围就拉低全局复位，而不是继续运行。
• 去耦电容采用“大容量铺底+高频小容量贴近引脚”的常规但容易被偷工减料的配置，VCCINT 部分我用了 100uF 钽电容和大量 0.1uF、0.01uF 陶瓷电容组合。

去耦这件事，十个板子九个因为省电容出问题。VU190 这种规模，核心电流瞬时变化非常快，只有 0.1uF 没有大电容兜底，很容易产生电源纹波，进而影响收发器眼图和时序收敛。

2.2 时钟方案：一块板子上到底要放几路参考时钟

有时候看原理图，总觉得时钟越多越稳，实际上时钟多到泛滥，反而会带来串扰和布局困难。VU190 的时钟需求要分三层来规划：

第一层是系统核心时钟，一般 50MHz 到 200MHz 的范围，给 FPGA 内部逻辑提供基础时钟网，我习惯用 100MHz 作为默认系统时钟，因为做 DDR3/4 和 PCIe 的用户时钟频率换算方便。

第二层是高速收发器的参考时钟，包括 GTY 的每个 Quad 对应的参考时钟输入。这里有个关键设计：不同接口的参考时钟频率要单独留一个可编程时钟芯片来产生，至少把 PCIe 的 100MHz、JESD204B 的 122.88MHz 或 245.76MHz（视 ADC/DAC 需求而定）、以及以太网或自定义协议的参考时钟分开走。

第三层是同步采集要用到的 SYSREF 或者触发时钟，JESD204B 的确定性延迟就靠它。SYSREF 这种信号最好走专用时钟资源，而且要保证和对应的设备时钟是同一个源头，否则相位关系根本对齐不了。

我在这块板子上放了两个时钟缓冲器，一个给内部逻辑系统时钟，一个只走 GT 参考时钟。用独立的参考时钟芯片主要是为了每个 Quad 都能独立配置频率，调起来非常灵活，但代价是布局风险大，参考时钟必须和 GT 引脚保持足够距离，不能横穿高速差分对。

2.3 配置与启动：JTAG 和 QSPI Flash 的配合不能想当然

VU190 的配置模式比我以前用的 7 系列要复杂一点，至少要考虑启动镜像位置、配置速度、以及掉电重加载的可靠性。我这块板子默认是 JTAG 优先，然后从 QSPI x4 读取启动镜像。

位流大小这一点容易踩坑。VU190 的逻辑规模摆在那里，生成的 bit 文件比小芯片大得多，压缩前能达到几十 MB 甚至上百 MB。选 QSPI Flash 时，很多人只看了接口协议，没算容量，结果第一版贴了个 128Mb 的 Flash 发现装不下压缩后的 bit 文件，只能临时改成外挂更大容量的 Flash。我直接选了 512Mb 级别，并且规划了 A/B 双镜像，方便现场升级。

配置引脚还有一个细节：DONE 指示和 PROGRAM_B 复位，一定要引出测试点。这不值钱，但在现场排查“为什么配置不成功”时能省两小时。DONE 拉不高的时候，多半是 VCCO 没供电、上电时序不对或者 Flash 里内容崩溃，这三个原因优先级最高。

2.4 引脚规划思维：引脚不是通道，而是抽象资源

原理图设计最容易出现的问题，是画到哪算哪，等到底层布局布线时才发现引脚冲突，或者差分对配错。VU190 的封装引脚非常多，但并不是所有引脚都可以随便用。

我定的规则是先按功能 Bank 分块，再按物理位置排布。比如把所有 LVDS 采集接口放相邻的 Bank，把所有 GT 相关引脚按 Quad 分组，普通 IO 尽量集中到某个角落。如果不做这步规划，等到 Vivado 里做管脚分配时，会发现很多 IO 标准跟 Bank VCCO 不匹配，要么改板，要么牺牲功能。

关于用户常搜的“dxn 和 dxp 引脚”，其实就是差分对 P/N 的命名。芯片上很多相邻引脚是搭配好的差分对，PCB 画差分线时不能把 P/N 反了，也不能在中间随意打过孔。高速 LVDS 接口尤其敏感，一旦长度差或者间距不对，接收端误码率就会上来。

引脚规划上还必须给调试留几个“观察点”，不要把所有 IO 都用满。至少留 4 到 8 个 LED、2 个按键、4 根测试 GPIO，这在后续调 ILA 和触发逻辑时会非常救命。

3. 第一次上电的完整排查链路：从硬件冒烟到“点亮第一颗 LED”

3.1 上电前不要急，先做三级自检

拿到新板子不能直接插 JTAG，更不能直接烧 bit。我一般会做三级检查，每一级都花不了几分钟，但能挡住 80% 的低级故障。

第一级：短路检查。用万用表量所有主电源轨对地阻抗，重点看 VCCINT、VCCBRAM、MGTAVCC 和多路 VCCO。只要有一路短路，就先别上电，否则可能把电源模块或者 FPGA 烧掉。

第二级：空板上电，测各路电压的实际值。很多电源模块的反馈电阻焊错一颗，电压就能偏出 5% 到 10%，这种问题是静态检查看不出来的。上电后还要注意观察电流变化，如果上电瞬间电流异常大，比如超出了电源模块的额定限流，立刻断电检查。

第三级：JTAG 链路检测。用 Vivado Hardware Manager 连接板卡，如果能扫到 XCVU190 的 IDCODE，就说明芯片基本活着、JTAG 链路和电源核心没问题。如果扫不到，优先检查 JTAG 电平和参考地是否共地，然后查 VCCAUX 和 VCCO。

3.2 在 Vivado 里把工程配出来，关键选项别用默认值

新建工程的过程看似简单，但有些选项不点对，会直接影响后续时序和调试。器件型号要选到具体的速度等级，我用的是 -2 速度等级，不同速度等级对时序影响很大。综合设置里要把“压利用率”的目标放低一点，不用一上来就追求资源最低，让工具把时序做干净。

第一次点亮用的顶层非常简单，就是一个计数器分频后驱动 LED。但这个简单工程里，我特意加上了正确的时钟约束。很多新手点灯不成功，不是逻辑写错，而是没创建时钟约束，Vivado 不知道时序要求，结果综合实现随便把时钟绕了一大圈，计数器功能依然正常，但后来一加复杂逻辑就崩。

我习惯在 XDC 里这样写基础时钟：

create_clock -name sys_clk -period 10.000 [get_ports clk_p]

如果是差分时钟输入，还要加：

set_property PACKAGE_PIN {clk_p_pin} [get_ports clk_p] set_property PACKAGE_PIN {clk_n_pin} [get_ports clk_n] set_property IOSTANDARD LVDS [get_ports {clk_p clk_n}]

3.3 上电后“点不亮”的排查顺序

我第一次把 bit 文件下载进去，板子完全没反应，LED 一票不亮。当时的排查顺序很关键：先看 DONE 灯，再看 PROGRAM_B，最后才怀疑逻辑代码。

Vivado Hardware Manager 里显示 Configuration 成功，但板上 DONE 没拉高，这种矛盾往往出在 VCCO_0 或 VCCO_14 没供电，或者 JTAG 模式下的配置电压不匹配。DONE 是一个开漏信号，必须上拉到对应 Bank 的 VCCO，如果这个 Bank 没电，就算内部配置完成，DONE 也读不出来。

另一个比较容易忽略的点是 bit 文件加密和压缩选项。如果勾了压缩，但 Flash 的读取时钟配置太高，可能导致稳定性下降。第一次验证时，我建议关掉压缩，把配置时钟设置得保守一些，比如 25MHz，等所有功能验证完再开压缩也不迟。

3.4 用 ILA 抓信号，组合逻辑里最容易白抓

LED 亮了之后，我接入了 ILA 核开始观察内部信号。一开始我在综合前就例化了 ILA，后来改了逻辑，ILA 的触发条件一直不对，浪费了很多时间。这里有个重要经验：调试核最好在综合后用“Set Up Debug”方式插入，或者在 RTL 里用 Mark Debug 属性标记信号，让 Vivado 自动把信号引出，这样变更逻辑时不需要重新大幅修改调试代码。

ILA 抓不到数据还有一种常见原因：被观察的信号被综合工具优化掉了。特别是那种只赋值不参与有效逻辑的输出，工具觉得没用就没了。解决办法是加(* KEEP = "TRUE" *)属性，或者把信号连到一个虚拟输出上。

我当时用 ILA 抓时钟计数器，发现计数器偶尔会跳变，进一步查下来是复位信号毛刺造成的。做异步复位时，复位信号必须经过同步处理，否则在时钟有效沿附近释放复位，可能出现亚稳态。

3.5 一个实际遇到的时钟域异常：快时钟到慢时钟的 1.2 倍约束

系统里有一条通路需要从 120MHz 时钟域往 100MHz 时钟域送数据，两个时钟频率比恰好是 1.2 倍。一开始我没做专门的跨时钟约束，时序报告里偶尔出现 setup 违规。当时的第一反应是加中间异步 FIFO，后来发现问题的根源是同步握手逻辑没配合好。

这种非整数倍关系，不建议直接set_false_path一刀切，因为有些信号确实需要被正确采样。我当时最终的有效做法是：

set_max_delay -datapath_only -from [get_clocks clk_fast_120] -to [get_clocks clk_slow_100] 8.0 set_multicycle_path 2 -setup -from [get_clocks clk_fast_120] -to [get_clocks clk_slow_100] set_multicycle_path 1 -hold -from [get_clocks clk_fast_120] -to [get_clocks clk_slow_100]

配合 RTL 里把数据保持两个时钟周期以上，最终解决。要提醒的是，多周期约束必须和代码行为严格匹配，不能盲目抄。

4. 真正的重头戏：高速 GTY 收发器与各类接口的调试复盘

4.1 UltraScale 收发器向导的使用逻辑，别被“全自动”骗了

Vivado 里的 UltraScale FPGAs Transceivers Wizard 看起来是图形化配置，但工程里接出来后会生成一大堆自定义 IP。第一次用的人很容易被这里面的选项绕晕。我总结下来需要重点确认的就四样：参考时钟来源、通道速率、线速率和参考时钟分频方式、以及复位控制逻辑。

参考时钟来源要特别小心。向导里可以选择参考时钟来自专用引脚或者内部资源，但如果是内部资源，要保证它没有同时被别的应用占用，否则可能出现“某些通道初始化失败”的怪问题。我在项目里把 PCIe 用的 100MHz 参考时钟和 JESD204B 用的 122.88MHz 参考时钟分开给到不同的 Quad，避免共用一个参考时钟时产生的串扰。

复位逻辑也是高频翻车点。收发器的复位不是一个脉冲就能完成的，需要按照 TX/RX 各自的复位时序执行。向导生成的例化代码里就有复位模块，但很多情况下还需要自己额外加一个初始复位延时的控制。我开始时用 FPGA 的全局复位直接接过去，结果 10G 链路偶尔起不来，后来改成专用的一个软复位控制状态机，链路才稳定。

4.2 用 IBERT 把高速链路调到眼图干净

GTY 能不能稳定跑，最终要看实测眼图。Xilinx 提供 IBERT 这种集成误码率测试工具。通过在 Vivado 里打开 IBERT 核，把通道设置到目标速率，然后观察眼图扫描结果。

我遇到的第一版板卡，10G 链路的误码率在 1e-9 上下，虽然能用，但离可靠交付差得很远。这时要判断是参考时钟问题、电源问题还是 PCB 走线问题。我先用 IBERT 逐个 Quad 扫描，发现靠近板边的两路通道眼图明显更差，怀疑是 PCB 走线偏长和参考时钟被其他高速线耦合了。

处理办法分几步：先在 IP 里调大 TX 摆幅和预加重，但发现提升有限；然后检查 MGTAVCC 电源噪声，用示波器看到 10k 到 100kHz 区间有明显纹波，最后是在电源模块输出端加大电容和调整反馈网络，眼图的水平和垂直张开才变得干净。

很多时候 IBERT 里看到的一点点误码，不是芯片不行，而是硬件上的电源和走线把余量吃掉了。这一步调完，后面接 JESD204B 和 PCIe 都顺畅很多。

4.3 JESD204B 从链路建立失败到频谱干净的完整复盘

这块板子最折腾的就是 JESD204B 接口。JESD204B 是一种分层协议，物理层、数据链路层、传输层，哪一层没对上都起不来。以前我只关心 SPI 初化和 PLD 寄存器，后来发现 JESD204B 的排障必须带“层”的概念。

第一次链路一直报 LID 和 K 码同步失败。在 ILA 里看，RX 端收到的数据流根本没有检测到 K28.5 字符，说明物理层就没同步上。逐一排查后发现，ADC 的输出时钟和 FPGA 的参考时钟不是同一个源，导致两边的本地时钟偏差超过了 CDR 能容忍的范围。解决方法是把 ADC 的采样时钟同时作为 JESD204B 链路参考时钟，保证两边共源。

还有 SYSREF 的对齐问题。JESD204B Subclass 1 要求 SYSREF 与设备时钟精确对齐，如果走线长度不一致，SYSREF 总是差两个 CLK，就会导致确定的延迟漂移。我最终在布局上要求 SYSREF 和设备时钟从同一个扇出芯片出来，并且做了严格等长，寄存器端再配合延时微调，才算真正稳下来。

链路建立后，我连接了频谱仪验证数字中频输出。刚开始看到频谱带外噪声很高，带着很多杂散，一开始以为是 DSP 滤波器问题，后来发现是 JESD204B 通道顺序不对，交错采样顺序错了，导致数据错位。把 JESD204B 的 Lane Mapping 寄存器逐个核对，修正到和 ADC 实际输出一致后，频谱一下就干净了。这里最想说的是：JESD204B 出问题不要总盯着 IP 参数，先把 Lane Mapping 和参考时钟这两件物理事实确定好。

4.4 PCIe 接口调试：从链路训练到 BAR 空间映射

另一个重头戏是 PCIe。VU190 的 GTY 天然适合做 PCIe Gen3。Vivado 里的 PCIe IP 配置起来不难，难的是硬件起来后操作系统识别不到设备。

我遇到的一个典型问题是链路只能训练到 Gen1，上不了 Gen3。排除 IP 配置后，发现是参考时钟的 AC 耦合电容值离典型值偏差较大，导致高频分量衰减，最后 PCIe Gen3 的均衡电路始终无法锁定。把耦合电容改成标准值后，链路顺利到 Gen3 x8。

PCIe 调试时，建议先用 ILA 观察 LTSSM 状态机的状态迁移。如果一直卡在 Polling 状态，大概率是物理层问题；如果卡在 Configuration 状态，则可能是通道宽度协商不一致。链路 training 通过后，还要重点验证 BAR 空间的读写，我第一次访问 PCIe Bar 读写寄存器，其实数据始终是 0，最后发现是 AXI 地址映射给错了，上位机的物理地址和管理地址没对应上。

5. 让它长期稳定跑下去：时序收敛、散热与压测方法论

5.1 MMCM 级联与动态时钟配置

逻辑跑复杂后，单一个 MMCM 往往不够用。VU190 里有不少时钟管理单元，但多个时钟之间需要满足同源和相位关系时，就要考虑级联。

做多路 ADC 同步采样时，我遇到过一个典型问题：两个 MMCM 分别给左右两个采集链路产生采样时钟，理论上频率一致，但相位差是固定的。后来是因为用 MMCM 级联方式统一时钟分配，让两条链路从同一个时钟源引出，并且用 BUFG 和专用时钟资源走线，才把固定相移控制住。

如果是运行中需要改变线速率或者采样频率，可以用 Dynamic Reconfiguration Port 调整 MMCM 的分频倍频系数。这里特别要注意：动态配置后必须等 LOCKED 信号重新拉高再切换时钟，否则逻辑会跑到中间状态。

5.2 时序收敛与布局优化：不能只靠工具默认策略

VU190 的资源多，但设计也不小，后期时序收敛花了很多时间。我的习惯是先把时序报告按路径分组，找出 critical path 集中在哪个模块，然后再决定是优化代码还是调整布局。

比较有效的几个手段包括：把大扇出信号改成带寄存器的副本、用综合属性标记关键路径、把一个复杂状态机拆成多个小状态机。还有一个容易忽略的点是：不要在顶层滥用(* keep_hierarchy = "yes" *)，有时候保持了模块层级反而让工具无法跨模块优化。

Vivado 的布局策略我也试了很多种，最后是在 performance 模式下关闭了多余的 runtime 优化，换来更稳定的时序结果。不同设计不能照搬策略，必须用自己的典型 case 去回归。

5.3 散热与功耗监控是新板稳定性的底线

VU190 全速跑起来功耗不小，不加散热片的话，局部温度能很快摸到 90 度以上。我刚开始整板频率验证时，靠一个小风扇就能跑，但等 48 路串行口全开，核心温度持续上涨，必须上主动散热。

在板卡稳定迭代过程中，我会在 FPGA 内部例化一个 XADC，持续读取 die temperature 和电压。不单是为了防过热，而是为了做压力测试数据记录。每次长时间跑完，我都会把温度曲线和误码率统计放在一起看，如果温度上去误码率跟着上，说明硬件余量不够，必须回头查电源和布局。

5.4 压测方法论：不是连续跑 72 小时就算完

压测不能只是“挂机跑三天”。我通常做三档测试：第一档是功能回归包，把 PCIe、JESD204B、LVDS 采集、DMA 回放逐个跑一遍；第二档是最坏条件测试，比如高温环境、极限线速率、双链路同时跑满；第三档是长时间稳定性，连续跑 72 小时，每 10 分钟记录一次温度、误码、时钟锁定状态。

有一个很容易被忽略的是上电重复性测试。很多板子在完美环境里跑三天没事，但反复上下电 100 次，就会偶尔出现一次配置失败。我专门写了一个脚本，让板子上电-配置-运行-断电循环自动执行，把失败次数和错误日志记录下来。这个方法抓到了好几次电源时序在常温下勉强合规、但温度偏移后不合规的病例。

6. 这张板子可以拿来做哪些典型应用，以及后续迭代的几点体会

6.1 无线通信系统里的典型位置：数字中频与多通道收发

VU190 这个级别的资源，很适合做无线通信里的数字中频板。JESD204B 接口对接高速 ADC/DAC，FPGA 内部做 DDC/DUC、数字 AGC、峰均比抑制等处理，再把基带数据通过 PCIe 或 Aurora 送到上位机或者后级处理板。

我在这块板子上实际跑过的处理链路是：四通道 200MSPS 采样，经过数字下变频、CIC 抽取和 FIR 成型，输出到上位机，最终在 PC 端恢复的信号频谱干净、SNR 达标。这套链路对逻辑资源消耗不高，但对时序和接口稳定性要求很苛刻，正好把 VU190 的优势体现出来。

如果做的是宽带直采，速率更高时，重点是不要让数据搬运成为瓶颈。建议把 DMA 路径上的 AXI 总线和 DDR 带宽提前预留好，避免后期挂上协议栈才发现带宽不够。

6.2 DSP 处理链路示例：CIC 滤波器从原理到上板注意点

CIC 滤波器在抽取/插值场景里非常常见，因为它不需要乘法器，只靠加法和延迟就能实现大倍数抽取。我在给 JESD204B 后续数据做降采样时，就用了多级 CIC。

这里有两个上板容易遇到的问题。第一个是 CIC 的位宽增长：每级会增加 log2(RM) 位，如果只按输入位宽写，输出截断后会有严重直流偏置和噪声。我一般会用位宽增长公式精确计算，同时做适当的舍弃，保证输出信噪比。第二个问题是 CIC 的频率响应有通带衰减，如果抽取倍数很大，带内平坦度会变差，最好在 CIC 后面接一个 FIR 做补偿。实际调试时，补偿滤波器的系数设计不能只看理论，要等链路上板后用信号源实测再做微调。

6.3 LVDS 高速采集与图像处理场景

如果有人拿 VU190 做图像处理，LVDS 是绕不开的接口。VU190 的普通 IO 支持 LVDS，但要注意 Bank 的 VCCO 电压和上下拉配置。我第一次接入摄像头 LVDS 信号时，只配了 IO standard，没配差分管脚的终端电阻，结果要么采样电平不稳，要么干脆识别不到。

FPGA 内部的图像处理逻辑相对简单，无非是行列同步信号的解析、像素缓存和滤波。比较花功夫的是多路 Camera Link 或直接 LVDS 信号的对齐，像素时钟和同步信号之间的延迟差只要超过几个 ns，图像就会偏移。我建议在调试时把 Line Valid 和 Frame Valid 信号单独引出来用 ILA 观察，先锁定同步关系，再去做像素数据解析。

6.4 从这块板子沉淀下来的几个交付规矩

用过一轮 VU190 之后，我发现新板调试最值钱的不是单点技能，而是一套可复用的流程。现在交接到下一个项目，我基本固化了这几条规矩：第一，资源规划先做表，不要口头“感觉够用”；第二，电源和时钟是硬约束，设计阶段优先级最高；第三，高速接口调试必须分层，物理层先看眼图，链路层再谈协议；第四，压测要有数据记录，不能只挂机。

另外就是软件的版本管理。Vivado 工程、约束文件、IP 版本、bit 文件，全部要打标签。芯片和工具链更新很快，如果不记录版本，三个月后回来改问题，很可能会陷入“昨天能跑今天跑不了”的陷阱。

这块板子后续我还会继续做几轮迭代，方向可能是增大板载 DDR4 容量、把 PCIe 升级到 Gen4，以及加入更多接口冗余设计。VU190 这颗芯片给我的最大感受是：它的性能上限不是瓶颈，真正决定项目成败的还是硬件设计基本功和调试方法论。希望这篇复盘能帮到正在接触 UltraScale 系列的朋友。