STM32C5双ADC交错采样配置实战：从CubeMX到代码调通

做嵌入式这几年，一个很深的体会是：MCU的ADC规格书上写的那几个数字，真等你落到实际项目里，往往要打不少折扣。前段时间我在一个低功耗M33内核的项目上用了STM32C5，板子回来后测电流波形，单看ADC参数觉得绰绰有余，结果一上FFT就露馅了——单通道循环采样的吞吐根本喂不饱后续算法。后来把双ADC交错采样（interleave mode）搬出来，配合定时器外部触发和DMA搬运，等效采样率实打实翻了一倍，这才把性能缺口补上。

网上聊STM32C5加上CubeMX2配置交错模式的资料真不多，翻来翻去大多是H7、F3时代的老帖子，寄存器名和配置界面都对不上，照着抄容易卡壳。这篇就把我从CubeMX配置到代码调通的全过程写下来，包括每个参数怎么定、为什么会这么定，以及几处光看参考手册根本注意不到的坑。如果你也在C5这块芯片上折腾ADC吞吐量，这篇应该能帮你少走不少弯路。

1. 先说清楚：我为什么要在STM32C5上折腾ADC交错模式

1.1 项目背景和“病根”

项目需求其实很朴素：用一块低功耗MCU做电机驱动器的相电流采样，采样率要求是6 Msps左右，数据要连续不断地送进算法做FFT。团队选型时看中STM32C5的几个点：Cortex-M33内核带TrustZone、功耗控制灵活、外设集成度高，而且价格在同级别里很有优势。

但问题恰恰出在ADC上。STM32C5内部的ADC虽然是12位SAR架构，单路的极限转换速率并没有想象中那么充裕。常规配置下，单ADC跑连续转换，等效采样率通常就在3~5 Msps这个量级，具体数值取决于ADC时钟和采样时间。我们算了下需求，单ADC要么顶着极限跑、余量几乎为零，要么干脆不够。这种状态上不了量产，因为一旦温度、电压波动导致时钟偏移，采样率就保证不了，数据直接失真。

所以“交错模式”这个词就在我们内部讨论中出现了。核心思路很简单：一个ADC不够，那就两个ADC交替干活，一个采样时另一个在转换，从外部看等效采样率接近翻倍。

1.2 单ADC的瓶颈到底在哪

很多人容易忽略一个事实：SAR型ADC的采样时间只是总转换周期的一部分。一次完整的单通道转换，时间由两部分组成：

• 采样阶段（Sample）：由SMP位决定，单位是ADC时钟周期，可以配置为1.5、2.5、7.5、13.5等固定值；
• 转换阶段（Conversion）：12位分辨率下，固定是12.5个ADC时钟周期。

也就是说，一次转换总共要消耗SMP + 12.5个ADC时钟周期。如果ADC时钟是60 MHz，采样时间配2.5周期，那么一次转换是(2.5 + 12.5) / 60 MHz = 250 ns，对应单ADC最高大约 4 Msps。当目标采样率超过这个数，单ADC怎么调都白搭。

交错模式的价值就在这里：ADC1和ADC2各干各的，一个周期内两个ADC各完成一次转换，总吞吐就是两倍。上面那个例子，双ADC交错后理论上能到 8 Msps 左右，覆盖6 Msps的需求绰绰有余。

1.3 在动手之前你需要想清楚的事

不是所有项目都适合上交错模式，动手前我建议先做三个判断：

一是确认你的芯片上有几个ADC单元。STM32C5系列一般带2个ADC，这在CubeMX里能直接看到，如果只有1个，那交错模式就无从谈起。

二是确认采样对象是不是“同一个通道”。交错模式最常见的用法是两个ADC对同一个引脚进行交替采样。如果你的场景是两个不同通道、不同信号源的采集，那更适合用普通双ADC同时采样模式（Dual simultaneous mode），而不是交错模式，否则数据的时间对齐会非常痛苦。

三是确认后续处理端能不能接受数据是成对到达的。交错模式下，DMA会按“ADC1结果、ADC2结果、ADC1结果、ADC2结果……”的顺序把数据搬进缓冲区。如果你的算法需要连续等间隔的采样序列，缓冲区数据其实已经是时间顺序了，不需要额外重排。但如果算法是按“帧”处理，就得注意对齐问题。

这三个问题想清楚后，再去CubeMX里动手配置，思路就会清晰很多。

2. 交错模式是怎么跑起来的？先补一点底层原理

2.1 两路ADC的“接力赛”：相位关系是关键

交错模式的本质可以理解成一场双人接力赛。ADC1和ADC2共享同一个触发源——通常来自定时器的TRGO事件，但两者不能同时开跑，否则就变成两个ADC同时采样相同点，白白浪费资源。

正确的做法是通过配置“触发延迟”（Two Sampling Delay），让ADC2的采样启动比ADC1晚半个采样周期。这样的话，ADC1采完一个点，间隔Ts/2后ADC2采下一个点，再间隔Ts/2后ADC1又开始采下一个点。从时间轴上看，两个ADC的采样点正好错开、互相穿插，形成一条等间隔的连续采样序列。

假设有效采样周期为Ts = 1 / f_sample，那么ADC1的采样点是t0, t0+Ts, t0+2Ts, ...，ADC2的采样点是t0+Ts/2, t0+3Ts/2, ...。合并后就是t0, t0+Ts/2, t0+Ts, t0+3Ts/2, ...，间隔均匀，等效采样率就是单个ADC的两倍。

这里有个容易误解的点：交错模式下，单个ADC自身的转换周期并没有缩短，它还是按原来的SMP + 12.5周期去跑。只是因为两个ADC交替承担采样任务，才让时间轴上的采样点密度翻倍。所以“等效采样率翻倍”不是说每个ADC变快了，而是站点密度变大了。

2.2 触发延迟该设多少：一个具体计算例子

触发延迟（Two Sampling Delay）的单位是ADC时钟周期，具体数值需要根据采样时间来确定。原理上很直接：ADC1开始采样后，需要等它完成“对采样电容的充电”，ADC2再开始采样，两者才能共享同一条信号通路而不互相干扰。因此延迟通常不小于单个ADC的采样时间。

以我之前实际用的配置为例：

• ADC时钟：60 MHz
• 采样时间：2.5个ADC时钟周期
• 分辨率：12位（固定12.5周期转换）
• 单次转换周期：2.5 + 12.5 = 15个ADC时钟周期 = 250 ns

交错模式下，等效采样率是2 × 60 MHz / 15 = 8 Msps，两个ADC各自实际3亩每秒，余量很健康。触发延迟我配置为1个ADC时钟周期（约16.7 ns）。为什么要这么小？因为这里延迟只负责让两个ADC的采样阶段错开，不需要等采样时间结束。实际上Sample阶段的含义是对内部采样电容充电，这个过程中输入信号还在持续驱动引脚，所以只要ADC1的采样开关已经可靠闭合、不会和ADC2的采样动作产生短路冲突，延迟就可以很小。

如果配的采样时间更长，比如7.5周期，我会建议把延迟也适当加大到2~3个ADC时钟周期。具体数值在CubeMX里有一个下拉框，从1周期到若干周期可选，原则是“够用就好”，太大了反而会让时间轴不再等间隔，给后续算法引入额外的相位误差。

2.3 STM32C5的ADC模块和之前系列有什么不一样

STM32C5的ADC外设从整体架构上延续了ST近几代M33内核MCU的设计思路，和F3、G4、H7那些系列的下层逻辑是相近的——都是基于同一个外设IP演进而来。也就是说，你之前在STM32G4或H7上观察到的双ADC模式、DMA请求映射、外部触发这些概念，在C5上依然成立。

但有几个差异需要特别留意：

一是CubeMX生成代码里，多ADC模式的配置入口变了。老版本里你直接在ADC2的Mode下拉框里选“Interleaved mode”就行，但在新版CubeMX（你标题里说的CubeMX2，我理解就是6.x之后这套新界面）中，多ADC模式的配置集中在主ADC的设置页里，通过“Multi Mode”或“Combined mode”选项来启用，从ADC则自动被关联，不能再独立配置触发源。

二是触发源映射有简化。STM32C5内部触发矩阵的交叉开关逻辑和新系列保持一致，但它支持的定时器触发源列表和H7不一样，比如TIM2或TIM15是否能直接作为ADC触发源，取决于C5的具体型号和封装。建议在CubeMX的触发源下拉框里实际选一下，以能选到的选项为准。

三是校准机制。C5的ADC在转换前必须执行校准，而且交错模式下两个ADC都要各自校准。很多人只校准了ADC1就直接开跑，结果ADC2的数据一直带固定偏移，波形看起来就是两条错开的线。

2.4 为什么交错的收益不是简单乘以2

理论上双ADC交错是“等效采样率翻倍”，但实际项目里收益往往达不到严格的两倍，原因主要有两个：

第一个是DMA带宽。两个ADC的数据都从同一个DMA通道往内存搬，DMA总带宽有限。如果ADC的转换速率接近DMA极限，DMA本身会变成瓶颈。这种场景下，看起来ADC采样率够了，但缓冲区里的数据会丢包。

第二个是信号路径一致性。两个ADC内部的采样电容、输入开关阻抗、寄生电容存在先天差异，即使做完全相同的配置，对同一个输入信号的采样结果也会有细微差别。这个差别在低速采样时几乎看不出来，但在高频信号下会表现为杂散和波形失真。

所以我的建议是：设计目标按“单ADC采样率 × 1.8”来预估比较稳，不要奔着2.0去。这样系统余量大，后续调起来压力小得多。

3. CubeMX2里一步步配置ADC交错模式

3.1 配置前的准备工作：时钟树与引脚

打开CubeMX（我这边用的是6.10版本），先建立STM32C5的工程，选好芯片型号后，我个人习惯先把时钟树调完，再去管外设。ADC时钟在STM32C5上通常挂在APB或专门的ADC时钟域上，CubeMX里会在Clock Configuration页明确显示。我当时给ADC配置了60 MHz时钟，这个值不需要和系统主频一致，但必须是ADC模块支持的合法范围。

引脚分配上，交错模式两个ADC要采样同一个物理引脚。以PA0为例，在CubeMX的Pinout视图里，PA0可以同时映射为ADC1_IN0和ADC2_IN0。你要做的就是在ADC1和ADC2的通道配置里都勾选IN0，CubeMX会自动复用这个引脚，不会报冲突。如果你用不同引脚，那就不叫交错采样同一个信号了，属于双通道并行采集。

准备工作最后一个重点：确认DMA空闲。STM32C5的DMA请求映射可以在DMAMUX里配，ADC1的DMA请求走哪个通道都行，但建议配一个带宽足够、优先级适中的DMA流。我当时选择了DMA1的Channel0，优先级设为High，保证ADC数据不被其他外设插队。

3.2 核心配置：ADC1作为主，ADC2跟着走

进入ADC1的配置页（Categories里选Analog > ADC1），关键的几个参数我按下面的方式设置：

• Continuous Conversion Mode：Disable。因为我们用定时器外部触发，不需要ADC自己连续跑，否则触发源会失去意义；
• Trigger：选择定时器触发事件，比如“Timer 1 Trigger Out event”；
• Sampling Time：我选了2.5 cycles，这个值直接影响等效采样率；
• Resolution：12-bit；
• DMA Continuous Requests：Enable。这样DMA会持续响应ADC转换完成事件；
• Multi Mode（或Combined Mode）：重点来了——在这里选择“Interleaved mode”或包含“Interleaved”的选项。

选好交错模式后，CubeMX会自动把ADC2设为从模式，并和ADC1绑定。此时你再打开ADC2的配置页，会发现它的Trigger选项被置灰，不可单独更改，因为触发源已经由主ADC决定了。

多ADC模式配置里还有一个“Delay between two sampling phases”参数，这就是前面说的触发延迟。千万不要让它保持默认值0就走人，我当时就因为忘记改它，导致ADC2采样点几乎和ADC1重合，等效采样率完全没翻倍。

在这个参数上，我建议先按采样时间的一半左右去设，然后根据实际波形微调。比如你用2.5 cycles采样时间，那延迟设在1~2 cycles比较合理。

3.3 定时器触发与DMA数据搬运

交错模式里，定时器扮演的是“节拍器”角色。ADC1和ADC2都在同一个TRGO事件下启动各自的采样，所以定时器触发频率决定了整个系统的采样节奏。

我这里用TIM1作为触发源，配置为PWM模式或输出比较模式。关键参数是PSC（预分频）和ARR（自动重装载值），它们共同决定触发频率：

TRGO频率 = TIM_CLK / (PSC + 1) / (ARR + 1)

如果要达到等效采样率8 Msps（双ADC交错），TRGO频率应该是4 MHz，也就是说每个触发事件驱动一次ADC1和一次ADC2的采样。我当时TIM_CLK是120 MHz，算下来PSC取1，ARR取14，得到4 MHz：

120 MHz / (1 + 1) / (14 + 1) = 120 / 30 = 4 MHz

这个频率正好匹配4 Msps的单ADC实际转换率，两个ADC合起来就是8 Msps，余量充足。

DMA配置方面，在CubeMX里给ADC1添加一个DMA请求，模式选Circular（循环），数据宽度Half Word（12位ADC结果用16位存储足够）。缓冲区大小建议设成2的幂，比如256或512，这样DMA搬运效率更高。交错模式下，DMA会把ADC1和ADC2的数据按转换顺序交替存入缓冲区，不需要额外配置DMA通道给ADC2。

3.4 生成工程后需要手动确认的几处关键代码

CubeMX做完上述配置后生成工程，大部分代码是自动生成的，但有几处必须打开代码确认一遍，别直接烧录。

第一处：MX_ADC1_Init函数末尾的多ADC模式配置。CubeMX生成的初始化代码里，会有类似下面这段：

ADC_MultiModeTypeDef multimode = {0}; multimode.Mode = ADC_MODE_INTERLEAVED; multimode.DMAAccessMode = ADC_DMAACCESSMODE_1; multimode.TwoSamplingDelay = ADC_TWOSAMPLINGDELAY_2CYCLES; if (HAL_ADCEx_MultiModeConfigChannel(&hadc1, &multimode) != HAL_OK) { Error_Handler(); }

注意看TwoSamplingDelay的值是不是你设的延迟。不同系列这个枚举名可能略有差异，但含义一样。如果这里显示为0或默认值，说明你在图形界面改的参数没生效，需要回去重新设置再生成。

第二处：ADC2的初始化结构体。虽然ADC2是从模式，但它仍然需要独立的初始化代码，包含采样时间、分辨率等。如果ADC2的初始化参数和ADC1不一致，交错数据就会出问题。CubeMX通常会让从ADC继承主ADC的参数，但手动确认一下更稳妥。

第三处：启动顺序。生成的代码里只有HAL_ADC_Start_DMA(&hadc1, ...)这样的调用，有的版本还需要手动启动从ADC的转换序列。如果发现DMA缓冲区一直没有数据，先检查从ADC是否也被启动了。

4. 代码层面的实现与数据重排

4.1 初始化序列：校准不要乱动

配置好后，代码执行顺序对交错模式的影响比对单ADC大得多。我的初始化顺序是：

MX_GPIO_Init(); MX_DMA_Init(); MX_ADC1_Init(); MX_ADC2_Init(); MX_TIM1_Init(); /* 必须先校准两个ADC */ HAL_ADCEx_Calibration_Start(&hadc1, ADC_CALIB_OFFSET, ADC_SINGLE_ENDED); HAL_ADCEx_Calibration_Start(&hadc2, ADC_CALIB_OFFSET, ADC_SINGLE_ENDED); /* 再启动从ADC，最后启动主ADC的DMA转换 */ HAL_ADC_Start(&hadc2); HAL_ADC_Start_DMA(&hadc1, (uint32_t *)adc_buffer, DMA_BUFFER_SIZE); /* 最后启动定时器 */ HAL_TIM_Base_Start(&htim1);

这里顺序有讲究：校准必须在ADC启动之前完成，否则校准值无效；从ADC必须先于主ADC投入运行，因为主ADC的DMA一旦启动，第一次触发事件来临时，两个ADC必须都处于ready状态；定时器最后启动，让所有外设就位后再释放触发脉冲。

有次我图省事，把定时器提前启动了，结果前几百个DMA数据里混进了未完成校准的ADC2的结果，排查了很久才发现是启动顺序的问题。

4.2 定时器触发频率与DMA缓冲区的匹配

定时器触发频率和DMA缓冲区大小之间的关系，会直接影响中断频率。假设触发频率4 MHz，DMA缓冲区256个半字，那么一次完整缓冲区装满需要：

256 / (2 * 4 MHz) = 32 μs

也就是说，每32微秒会产生一次DMA传输完成中断。如果你的主循环或中断处理程序超过这个时间，数据就会覆盖，造成丢点。

解决有两种思路：一是增大DMA缓冲区，比如设成4096，把中断间隔拉长到512微秒；二是用DMA双缓冲模式（Double Buffer），一个缓冲区在采集时，另一个缓冲区在处理，交替使用，彻底避免覆盖问题。

STM32C5的DMA支持双缓冲，CubeMX里可以配置。代码层面启用双缓冲后，DMA传输完成中断里要加一句切换处理：

if (hadc.DMAHandle->State == HAL_DMA_STATE_BUSY) { /* 当前正在使用的是buffer0，可以安全处理buffer1 */ }

建议生产环境直接用双缓冲，调试时先用单缓冲验证数据正确性。

4.3 DMA回调中的数据拼接

DMA传输完成回调里拿到的数据，是ADC1和ADC2交错排列的原始序列。刚才说过，这个序列在时间上已经等间隔了，直接就能送算法：

void HAL_ADC_ConvCpltCallback(ADC_HandleTypeDef *hadc) { if (hadc->Instance == ADC1) { /* adc_buffer[0] = ADC1 t0 */ /* adc_buffer[1] = ADC2 t0+Ts/2 */ /* adc_buffer[2] = ADC1 t0+Ts */ /* adc_buffer[3] = ADC2 t0+3Ts/2 */ process_samples(adc_buffer, DMA_BUFFER_SIZE); } }

不过有一个容易被忽视的细节：两个ADC之间往往存在很小的增益和偏置差异。这一点在我的实测里特别明显——ADC2的数据整体比ADC1低大概十几个LSB。

解决办法是在初始化时做一个两点校准：给ADC输入一个已知的直流电压，分别读取两个ADC的转换结果，算出各自的比例系数和偏置，然后在数据处理时对ADC2的结果做补偿：

int32_t corrected = (int32_t)raw * gain_correction + offset_correction;

增益校正系数通常是1.001~1.003这个量级，偏置在几十个LSB以内。不做这个补偿，波形上会看到明显的“锯齿”状纹波，频率正好是采样率的一半，对FFT的杂散指标打击很大。

4.4 我踩过的两个典型坑

第一个坑：两个ADC的采样时间配得不一样。有次我在CubeMX里调整ADC1的采样时间，ADC2没跟着变，结果数据看起来就是“一高一低”交替跳动。排查了很久才意识到是采样时间不一致导致的信号建立不充分。后面我学乖了，每次改ADC相关参数，都去生成后的代码里核对ADC1和ADC2结构体的SamplingTime字段是否一致。

第二个坑：DMA缓冲区大小设置成奇数。交错模式下，一个完整的时间点对包含一个ADC1数据和一个ADC2数据，缓冲区大小必须是2的倍数。否则DMA传输完成事件发生时，缓冲区可能停在半对数据上，回调里的数据拼接就会错位。CubeMX不会拦你，但运行结果会很诡异。

5. 实测数据与性能对比

5.1 测试环境与评估方法

为了验证交错模式的效果，我搭了一个很简单的测试环境：

• 信号源输出1 kHz正弦波，幅度2 Vpp，偏置1.65 V；
• ADC时钟60 MHz，采样时间2.5 cycles，12位分辨率；
• TIM1触发频率4 MHz，等效采样率8 Msps；
• DMA缓冲区2048个半字，循环模式；
• 数据经串口上传到PC，用Python做FFT分析。

同时在相同条件下跑了一组单ADC配置（去掉ADC2，只用ADC1，触发频率改成4 MHz，等效采样率4 Msps）作为对照组。两组数据都采集2048点，采样窗口长度分别是256 μs（8 Msps）和512 μs（4 Msps），FFT频率分辨率大概在3.9 kHz，足够看清1 kHz信号和它的谐波。

5.2 单ADC vs 双ADC交错实测

先看最直观的结果：单ADC配置下，4 Msps采样率，1 kHz正弦波还原得很干净，FFT主峰正常，THD大约在-72 dB左右。这个结果本身不差，但问题在于采样率已到极限，稍微提高输入频率，混叠就压不住了。

双ADC交错配置下，8 Msps采样率，同样1 kHz信号，FFT主峰和THD表现和单ADC接近，但带宽余量明显增加。把输入信号频率提高到10 kHz后，单ADC那组已经出现明显的高频衰减，而交错组依然能准确还原波形。

最关键的指标是有效位数（ENOB）。我通过对FFT底噪的积分估算，单ADC在4 Msps时ENOB大约10.2位，双ADC交错在8 Msps时ENOB大约10.0位。差了0.2位，主要原因就是前面说的两个ADC的增益和偏置差异引入的杂散。做完两点校准补偿后，交错组的ENOB回到了10.2位，和单ADC基本持平。

这个结果说明：交错模式没有明显牺牲精度，前提是做好通道校准。

5.3 不同采样时间的对比

我还做了一个采样时间扫描实验，看看SMP参数对整体性能的影响。结果如下：

可以看到，采样时间越长，信号建立越充分，ENOB越高，但吞吐下降。项目里如果只需要6 Msps，用7.5 cycles采样时间反而更合理，精度更好。如果追求极限吞吐，就用1.5 cycles，但要做好精度损失的心理准备。

我最终的配置选了2.5 cycles，因为8 Msps的吞吐余量足够覆盖6 Msps需求，同时ENOB也保持在10位以上，是个比较均衡的点。

5.4 噪声表现与注意事项

交错模式在噪声方面有几个需要留意的地方。

第一个是板上布局。两个ADC共用同一个引脚，采样瞬间的电流冲击更大，对电源的去耦要求更高。我建议在ADC参考电压引脚附近加上足够的去耦电容，至少1 μF陶瓷电容加0.1 μF高频电容的组合。

第二个是触发抖动的抑制。定时器触发ADC的精度取决于定时器本身的时钟源是否稳定。如果系统里同时跑了高负载的DMA任务，可能会对定时器时钟产生微小干扰，导致采样间隔抖动。解决方法是把定时器和ADC时钟源尽量独立配置，或者把中断优先级降低，减少抢占影响。

第三个是参考电压的一致性。两个ADC的内部参考电压是同一个来源，正常情况下不会有差异。但如果PCB上参考电压走线过长，远端和近端的压降不同，也会表现为两个通道的偏置差异。校准补偿能掩盖一部分问题，但根因最好在布局上解决。

6. 最后再分享一点我这轮折腾完的体会

STM32C5的ADC交错模式，配置上一点就通，但真正调好需要耐心。我在这个项目上最大的感悟是：不要只看CubeMX里的选项，多想想“为什么”。触发延迟为什么这么设、DMA带宽够不够、两个ADC的一致性怎么处理，这些问题想透了，配置效率会高很多，排查问题也会快不少。

如果你准备在项目里用交错模式，我的建议是先按单ADC把整个采集链路调通，确保数据正确、波形干净，再叠加第二个ADC。这样出问题时更容易定位。还有就是要多在示波器上观察两路ADC的时间对齐关系，一个简易的检查方法是用一个方波信号输入，看DMA数据里方波的跳变沿是否均匀分布。如果跳变沿在ADC1和ADC2之间交错得很均匀，说明相位关系没问题；如果出现成对跳变，那就是触发延迟没设对。

另外提醒一句：不同型号的C5系列，ADC时钟上限、触发源映射、DMA通道数可能有差别，具体数值必须查你手上芯片对应的参考手册。CubeMX能帮你规避大部分寄存器错误，但时钟极限和硬件特性这类事情，手册永远是最可靠的参考。