开漏输出为什么必须加上拉电阻？I2C上拉阻值计算与调试指南

最近在调一块传感器板子的 I2C 时序，调试过程中突然被一个“看起来很基础”的问题问住了：为什么开漏输出的引脚内部只有一只下拉管，却偏偏要外部再挂一个上拉电阻，才能正常输出高电平？如果不接上拉电阻，总线到底会发生什么？

当时我觉得自己明白，但真要讲清楚，发现还差一点。查了一圈资料后，把原理、波形、阻值计算、常见坑位都整理了一遍，这篇文章就用最直观的方式把这个“入门级难题”讲透。无论你是刚接触单片机和 I2C，还是已经用过几年开漏 GPIO，都建议完整看完，特别是阻值计算那一段，实际项目里很容易踩坑。

1. 开漏输出的“漏”到底指什么

1.1 从一颗 NMOS 管说起

开漏输出，英文叫 Open-Drain，直译就是“漏极开路”。这里的“漏”指的是 MOS 管中的漏极，也就是 Drain，而不是“泄漏”的意思。

一个典型的开漏输出结构，内部简化下来就是一颗 NMOS 管：

• 源极接地（GND）
• 漏极引出到芯片引脚
• 栅极接内部的数字逻辑信号

当内部信号为高电平时，NMOS 导通，漏极被拉到地，引脚输出低电平。 当内部信号为低电平时，NMOS 截止，引脚既不接地也不接电源，处于悬空状态。

关键点就在这里：这个结构的“漏极”并没有在芯片内部连接到任何电源，它是被外部电路去决定电位的。所以从芯片引脚往外看，这个输出端是“敞开”的，这就是“开漏”名称的来源。

1.2 开漏输出到底能输出什么状态

普通的推挽输出能输出强高电平和强低电平，而开漏输出自己只具备“主动拉低”的能力，无法主动拉高。

因此开漏输出端的逻辑状态只有两种：

这里特别容易把人绕晕：开漏输出内部给高电平，引脚反而变成低电平；内部给低电平，引脚才释放出来，允许外部上拉电阻把电平抬上去。

很多初学者第一次写 GPIO 控制时，发现配置成开漏输出后，置 1 引脚却测不到高电平，就是这个原因。

2. 为什么开漏内部不顺便加一个上拉管

2.1 推挽输出为什么“够了”

先看一下推挽输出版，内部通常是一颗 PMOS 和一颗 NMOS 组成的“上下管”结构。上管导通时引脚输出高电平，下管导通时引脚输出低电平，驱动能力强，开关速度快。普通 LED 控制、数字信号的输出，推挽就已经足够用了。

那“推挽输出够了，为什么还要开漏”这个问题，其实早在 1980 年代设计 I2C 总线时就给出了答案：因为推挽输出不能“并联共用”。

把两个推挽输出直接接到同一条线上，会出现什么情况？一个芯片输出高电平，另一个芯片输出低电平，两个输出端直接对顶，形成从电源到地的低阻抗通路。轻则信号错误，重则芯片发烫甚至损坏。在总线上共享一根信号线的场景里，推挽结构是致命的。

2.2 开漏的真正价值：线与逻辑

开漏输出从根本上解决了多设备共享一根总线的冲突问题。因为每个设备都只能“把线拉低”，没有能力把线“强行推高”。

当总线上任何一个设备输出低电平，整条总线就是低电平；只有当所有设备都释放总线，也就是全部截止进入高阻态时，总线才会被上拉电阻拉高。

这种逻辑叫“线与”，写成逻辑表达式就是“只要有一个 0，结果就是 0”。它天然适合 I2C 这种一主多从、多主机仲裁的总线结构，也适合用来实现 1-Wire、开漏按键矩阵等场景。

所以并不是“推挽够了还要开漏”，而是“在某些共享总线和电平转换场景里，只有开漏是安全的”。

2.3 如果开漏内部也加上拉，会怎样

你可能会想：那我在开漏结构的内部加一个小一点的上拉管，不影响外部扩展，这不是更省事吗？

想法很合理，但实际工程上不这样做的原因主要有两个。

第一，一旦内部有了有源上拉管，就相当于一个“弱推挽”结构。多个这样的输出并到一起，上拉管与下拉管仍然存在同时对顶的风险，只是电流小了、不容易烧芯片，但信号逻辑会被破坏，失去“线与”的干净特性。

第二，开漏输出的一个经典用途是“电平转换”。你要把 3.3V 单片机输出的信号转换为 5V 传感器能识别的信号，只需要把上拉电阻接到 5V 电源，开漏引脚就可以借外部电源输出 5V 高电平。如果上拉电阻被做死在芯片内部，接到固定的内部电源上，电平转换的功能就不存在了。

所以，开漏输出“内部只有一只下拉管”不是设计缺陷，而是为了让使用者在电平、速率、功耗上有最大自由度。

3. 为什么必须外接上拉电阻

3.1 没有上拉电阻，高电平从哪里来

开漏输出端在 NMOS 截止时处于高阻态，引脚既不接电源，也不接地，它本身的电位是由外部电路决定的。

如果引脚外面什么也不接，这个引脚就是“悬空”的。悬空节点的电位不稳定，受外界电磁干扰、引脚漏电流、PCB 相邻走线影响很大。你无法保证它读到的是 0 还是 1，更无法保证多个设备在总线上时 SDA 线能稳定回到高电平。

所以“必须外接上拉电阻”，本质是因为开漏结构自己不具备产生高电平的能力，必须从外部借一个“上拉源”来把引脚抬到高电平。

这个外部上拉源最常见的形式，就是从 VCC 串一颗电阻到引脚，也就是我们常说的上拉电阻。

3.2 上拉电阻如何工作

上拉电阻一端接电源，另一端接开漏引脚。当所有开漏设备都截止时，电源会通过上拉电阻给引脚充电，引脚电位最终被稳定在电源电压附近。

当某个设备导通时，引脚通过 NMOS 直接接地。此时电流从上拉电阻流经 NMOS 到地，电阻两端产生压降，引脚电压被拉到接近 0V，形成低电平。

注意，这里上拉电阻不能省，但也不能太小。如果电阻太小，导通时灌入 NMOS 的电流会非常大，超过芯片的承受能力；如果电阻太大，高电平建立速度就会变慢，上升沿变得非常缓，导致时序不满足协议要求。

这也是 I2C 上拉电阻“纠结”的根源：阻值既要足够大以限制功耗，又要足够小以保证边沿速度。

3.3 如果没有上拉电阻，系统会怎样表现

在 I2C 总线上，如果没有外部上拉电阻，最典型的现象是：

• 引脚一直被拉低，或者悬浮不定。
• 主控扫描不到任何从设备。
• 通信时 SCL 或 SDA 无法回到高电平，协议始终停在某一步。
• 偶尔能通信，但极不稳定，换一块板子就失败。

因为开漏设备“只能拉低”，没有上拉电阻就无法主动产生高电平。相当于总线永远失去了“释放”的能力，整个过程只有 0，没有 1。

4. 上拉电阻为什么能输出高电平？它与上升沿有什么关系

4.1 从“上拉”到“高电平”的过程

很多人对“上拉电阻为什么是高电平”的理解，停留在“电阻上面接着电源，所以就是高电平”这个层面。这个理解不完全对，因为上拉电阻并不是直接短路到电源，中间还有电阻这个限流元件。

真正把引脚变高的，其实是引脚对地的寄生电容充电过程。可以这样理解：

上拉电阻的一端接电源 VCC，另一端接引脚，引脚对地存在一个等效电容 C，这个电容包括芯片引脚电容、PCB 走线电容、总线上挂载设备的寄生电容。

当开漏输出截止时，电源通过上拉电阻向电容 C 充电。电容电压从 0V 开始指数上升，最终会接近 VCC。这个从低到高的变化过程，就形成了数字信号里的上升沿。

因此，上拉电阻并不是“瞬间”把引脚拉高，而是“慢慢”把引脚充电到高电平。充电速度的快慢，由电阻 R 和电容 C 的乘积决定，也就是时间常数 τ=R×C。

4.2 RC 充电与上升时间公式

对于一个由 VCC 通过电阻 R 给电容 C 充电的电路，电容电压随时间变化的公式为：

V(t) = VCC × (1 - e^(-t / (R × C)))

其中：

• V(t) 是 t 时刻电容上的电压
• VCC 是上拉电源电压
• e 是自然常数
• R 是上拉电阻阻值
• C 是总线等效电容

如果把上升时间定义为电压从 30% VCC 涨到 70% VCC 所需的时间，这是 I2C 规范中常用的定义，那么：

t_rise ≈ 0.8473 × R × C

如果按照 10% 到 90% 的常见示波器观察习惯来定义，则：

t_rise ≈ 2.2 × R × C

两个公式系数不同，是因为考察的电压区间不同，但物理本质完全一样：R 越大或者 C 越大，上升沿就越慢。

4.3 上拉电阻和上升沿的关系总结

上拉电阻对上升沿的影响可以概括成三条：

• 上拉电阻越大，上升沿越平缓，信号越容易“圆滑”甚至变形。
• 总线挂载的设备越多，走线越长，等效电容 C 越大，相同电阻下上升沿越慢。
• 工作速率越高，留给上升沿的时间窗口越短，所以高速 I2C 必须使用更小的上拉电阻。

一个很直观的现象是，低速 100kHz 的 I2C 总线上，用 10kΩ 上拉电阻也能正常工作；但换到 400kHz 快速模式后，如果还用 10kΩ，示波器上就能明显看到上升沿变慢，严重时会导致通信失败。这就是上拉电阻和上升沿关系的现实写照。

5. I2C 上拉电阻到底取多大

5.1 I2C 为什么必须用开漏

I2C 总线全名是 Inter-Integrated Circuit，它只需要 SCL 和 SDA 两根线就能挂载多个设备。由于总线上有多个设备，任何设备都可能需要输出低电平来回应主控，因此 SCL 和 SDA 都采用了开漏结构。

I2C 协议中，起始条件、停止条件、应答信号，本质上都依赖“主控拉低 SDA”和“释放 SDA 让上拉电阻拉高”这一套动作。没有上拉电阻，这些电平动作就无法完成。

另外，I2C 的多主机仲裁机制也依赖线与逻辑。两个主机同时发送数据时，如果一个主机释放总线而另一个主机拉低总线，总线表现为低电平，这个“线与”的效果正是开漏结构带来的。

5.2 最小阻值限制：灌电流与 VOL

上拉电阻的取值不是一个固定值，它有一个上下界，需要结合总线的实际参数来算。

先看最小阻值的限制。当某设备输出低电平时，上拉电阻两端的压降就是 VCC 减去 VOL。流过电阻的电流为：

I = (VCC - VOL) / R

这个电流最终流入设备的 NMOS 管。如果阻值太小，电流过大，会产生几个问题：

• 芯片规定的最大灌电流被超出，可能损坏 IO 口。
• VOL 电压被抬高，超过接收端的 VIL 阈值，导致低电平识别失败。
• 功耗增加，在电池供电产品中尤其不可接受。

以常见 I2C 规格为例，低电平输出时 VOL 不应超过 0.4V，标准模式下拉电流典型为 3mA。那么对于 VCC=3.3V 的电路，最小上拉电阻约为：

R_min = (VCC - VOL) / IOL = (3.3 - 0.4) / 0.003 ≈ 966Ω

这个数值约等于 1kΩ。所以设计时如果阻值小于 1kΩ，就要仔细核算设备灌电流能力。

5.3 最大阻值限制：上升时间与总线电容

最大阻值则由允许的上升时间决定。根据前面提到的公式：

R_max = t_rise / (0.8473 × C_bus)

这里的 C_bus 是 I2C 总线上的等效电容，包括：

• 主控芯片 SCL/SDA 引脚电容
• 每个从设备引脚电容
• PCB 走线对地电容
• 连接器、排线带来的额外电容

举个例子，假设总线等效电容为 200pF，系统工作在 400kHz 快速模式，I2C 规范要求上升时间不超过 300ns，那么理论上最大的上拉电阻为：

R_max = 300ns / (0.8473 × 200pF) ≈ 1.77kΩ

如果总线电容只有 50pF，同样的 300ns 上升时间要求下：

R_max = 300ns / (0.8473 × 50pF) ≈ 7.08kΩ

这就是为什么有些板子用 4.7kΩ 很稳定，有些板子同样的阻值却通不过，原因是总线电容不同。设备挂得多、走线长、用了排线，总线电容自然变大，上拉电阻就必须相应调小。

5.4 常见的经验取值

快速设计时，可以按下面的经验值来起步，再用示波器实测调整：

这些不是死值，最终要以实际波形为准。我自己的习惯是：先用 4.7kΩ 起步，如果通信正常，再看上升沿时间和波形余量，有余量就用大一点的阻值降低功耗；如果上升沿已经比较接近规范上限，就换 2.2kΩ 或 1kΩ 再测试。

6. 没有上拉电阻会怎样：问题与排查

6.1 典型故障现象

实际调试中，I2C 没有上拉电阻或者上拉电阻接错，出现的现象通常有以下几类：

6.2 确认是不是上拉电阻问题的步骤

如果你遇到 I2C 通信异常，怀疑上拉电阻有问题，可以按下面顺序排查：

第一步，用万用表测量 SCL 和 SDA 空闲时的电平。正常情况下，总线空闲时应该被上拉到接近 VCC 的高电平。如果测到 0V 左右，基本可以确定没有上拉或者上拉没生效。

第二步，检查原理图，确认 SCL/SDA 上是否真正挂了上拉电阻，并且电阻另一端接到正确的电源。很多开发板引脚默认配置了内部上拉，能勉强工作，但内部上拉一般都在 30kΩ 到 50kΩ 之间，强度很弱，只能应急，不适合作为 I2C 的正式上拉。

第三步，用示波器抓取数据波形。重点看 SDA 的上升沿是否足够陡峭。如果上升沿占用了信号周期很大的比例，说明上拉电阻偏大，需要减小阻值。

第四步，如果条件允许，拆掉部分从设备，降低总线电容，再看波形是否改善。这能帮助你判断是上拉电阻问题还是总线电容过大问题。

6.3 从源头避免这类问题

设计 PCB 时，建议在 SCL 和 SDA 上预留上拉电阻位，阻值先按照目标速率选好，同时预留 0Ω 电阻位，方便调试时切换上拉电源。批量生产前，一定要用示波器实测最快和最慢两款板子的波形，避免因元器件批次差异导致信号余量不足。

7. 开漏输出与推挽输出对比

开漏输出和推挽输出是数字电路中最常见的两种输出结构，很多初学者容易混淆。这里放一个完整对比：

从驱动能力上看，推挽输出更强，因为它在输出高电平时能够提供较大的拉电流，而开漏输出在高电平时只能靠外部上拉电阻提供很有限的电流，这也是开漏不能用来直接驱动大功率负载的原因。

但开漏在“可共享”“可转换电平”“低功耗待机”这些方面，优势非常明显。选型时不能只看驱动能力，要看信号线的应用场景。

8. 工程实践与注意事项

8.1 用开漏做电平转换

开漏输出最经典的工程应用就是电平转换。比如 3.3V 主控和 5V 传感器通信，如果传感器用的是开漏输出，就可以把上拉电阻接到 5V 电源，这样传感器输出低电平时，主控引脚读到 0V；传感器释放总线时，主控引脚被上拉到 5V。

但要注意，主控引脚如果标注最高耐压 3.6V，5V 上拉会超出引脚耐压。这种情况下需要查主控数据手册，确认引脚是否允许 5V 容忍。许多单片机标注了 5V tolerant 的引脚才能这样用，否则还是要加电平转换芯片。

3.3V 主控驱动 5V 设备时，也可以反过来用开漏：主控输出开漏，外部上拉到 5V，低电平时拉低，高电平时由 5V 上拉决定，从而实现 3.3V 到 5V 的转换。

8.2 按键检测里的开漏与上拉

很多单片机内部 GPIO 支持“上拉输入”模式。从电路上看，内部上拉相当于在引脚到 VCC 之间集成了一颗弱上拉电阻，通常阻值在几十千欧量级。

按键一端接地，另一端接 GPIO 时，配置成上拉输入，按键按下接地，引脚为低电平；按键松开，引脚被内部上拉拉高。这种用法本质上也是开漏思想的反向使用，只不过输入端的“上拉电阻”不一定是外部的，可以由单片机内部提供。

在低功耗应用中，外部上拉电阻方便断电控制，内部上拉则会持续耗电。因此设计低功耗按键电路时，更推荐外部上拉电阻，并在休眠时把上拉电源关闭。

8.3 STM32 配置开漏模式示例

STM32 的 GPIO 可以配置为开漏输出。使用 HAL 库的配置片段如下，这里以 PB6 和 PB7 作为 I2C1 的复用开漏引脚为例：

GPIO_InitTypeDef GPIO_InitStruct = {0}; __HAL_RCC_GPIOB_CLK_ENABLE(); GPIO_InitStruct.Pin = GPIO_PIN_6 | GPIO_PIN_7; GPIO_InitStruct.Mode = GPIO_MODE_AF_OD; // 复用开漏输出 GPIO_InitStruct.Pull = GPIO_NOPULL; // 外部已经接上拉，内部不使能 GPIO_InitStruct.Speed = GPIO_SPEED_FREQ_HIGH; HAL_GPIO_Init(GPIOB, &GPIO_InitStruct); __HAL_RCC_I2C1_CLK_ENABLE();

核心点是 Mode 使用 GPIO_MODE_AF_OD，表示复用功能开漏输出。Pull 设置为 GPIO_NOPULL，因为外部已经挂了上拉电阻，内部上拉就不需要重复使能。如果硬件上没有外部上拉，可以临时打开 GPIO_PULLUP 做验证，但不建议在正式设计中依赖内部弱上拉。

8.4 上拉电阻的 PCB 布局建议

上拉电阻的值选得再准，如果 PCB 布局不合理，效果也会打折扣。给几点工程建议：

• 上拉电阻尽量靠近主控引脚放置，减少 T 型分支。
• SCL 和 SDA 的布线尽量短，避免长距离平行走线增加耦合电容。
• 两个上拉电阻区域的地要完整，不要在信号下方断开。
• 如果有多路 I2C 总线，不同总线的上拉电阻分开布局，防止串扰。
• 高速模式下，上拉电阻可以靠近总线中间位置，帮助抑制振铃。

9. 总结

开漏输出内部只有一只下拉管，并不是“偷工减料”，而是为了总线共享、线与逻辑、电平转换这些更灵活的需求。外接上拉电阻的意义，是在设备释放总线时提供一个稳定的高电平，同时通过 RC 充电过程决定信号的上升沿快慢。

I2C 上拉电阻取多大，本质上是平衡几个矛盾：阻值要小，保证上升沿足够快；阻值要大，降低灌电流和功耗；还要考虑总线电容，设备多就适当减小阻值。用公式结合示波器实测，比单纯背“4.7kΩ”这种经验值靠谱得多。

如果你在调试 I2C 时遇到通信不稳定，第一个该查的就是 SCL 和 SDA 的空闲电平以及上升沿时间。把上拉电阻这个基础问题吃透，后面排查各种信号完整性问题会轻松很多。