硬件工程师面试20问：从运放到信号完整性的高频考点与实战解析

1. 面试前必须想清楚的事：硬件工程师到底面什么

每年校招季，总有一批硬件方向的同学在面试后跟我吐槽：明明把课本翻了三遍，数电模电都能背，笔试也过了，怎么一到技术面就支支吾吾答不上来。其实硬件工程师面试的20个经典问题，从来不是考你能不能默写公式，而是看你在真实工程场景里有没有“感觉”。

先别急着刷题，我建议所有准备硬件面试的人，尤其是应届生，花一晚上想清楚一件事：硬件工程师面试官手里那张打分表，到底在划什么维度。从我陆续参与校招和技术面评审的经验来看，硬件岗位的考察范围基本是三层：

• 基础理论层：模电、数电、电路分析、信号与系统这些底层课，占比大约四成。但这里的考察不是概念填空，而是“给你一个电路，你算给我看”。
• 工程应用层：电源、接口、嵌入式、PCB Layout、信号完整性、EMC，占比约四成。这一层问的是你拿到一块板子能不能干活。
• 项目与思维层：占了剩下的两成，但往往是一票否决项。问项目不是听你念PPT，而是看你在项目中遇到问题怎么定位、怎么排查、怎么收尾。

这三层边界模糊，经常一道题同时踩中两个维度。比如面试官问你“LDO和DCDC怎么选”，表面是电源理论，实际上考的是你对功耗、纹波、成本的综合工程判断。所以这篇文章我就按这三个层次，把那20个高频问题拆开揉碎讲清楚，顺带把面试官为什么要问、答到什么程度算过关、哪些地方应届生最容易翻车，都给你说明白。

提示：下面每个问题我都会标注难度和回答要点，基础薄弱的同学按顺序吃透，不要跳着看。

2. 基础理论高频题：模电数电电路分析的硬核考点

2.1 运算放大器三连问，答不对基本就凉了

运放是硬件面试的“钉子户”，基本没有一场技术面能躲过去。我统计了一圈同行交流的结果，出现频率最高的就是下面三个问题。

第一问：解释虚短和虚断，并说明在什么条件下成立。

这道题看似送分，但挂的人不少。很多同学能说出“虚短是两输入端电位相等，虚断是输入电流为零”，但一追问“为什么成立”就开始含糊。正确的思路是这样的：运放的开环增益Avo非常大，理想情况下趋向无穷，而输出电压Vo一定是有限值，所以差模输入电压(V+ - V-) = Vo / Avo趋向于0，这就是虚短的来源。虚断则是运放输入阻抗极大，理想情况下趋向无穷，所以输入引脚几乎不取电流。关键要答出：这两个概念只在负反馈闭环且运放工作在线性区时严格成立，开环比较器状态下虚短不成立，这是最容易漏的点。

第二问：给一个反相放大器/同相放大器，现场算增益。

面试官最常画的是反相放大器，阻值给你R1=10k、Rf=100k，问你增益是多少，输出和输入的关系。反相放大器增益是 -Rf/R1，也就是 -10倍。但我想提醒你，面试官接下来一定还会问一句：“如果R1和Rf相等，会变成什么？”——单位增益反相器，输出是输入的负值。这不算完，老练的面试官会接着换一个非理想场景：“如果反馈电阻一端的对地寄生电容是5pF，电路会发生什么？”这就引出了运放电路的高频极点、带宽限制和稳定性问题，能答到这一层，面试官对你的评价会明显上一个台阶。

第三问：运放为什么需要负反馈？正反馈会怎样？

这个问题的底层逻辑是：运放开环增益极高，拿来做放大器根本不可控，稍微一点点输入偏差输出就会顶到电源轨。负反馈把输出信号引回输入端，以牺牲增益为代价换来了稳定性和线性度。正反馈则会把运放推向饱和——输出锁定在正轨或负轨，也就是典型的迟滞比较器工作状态。面试中把这个问题答透，说明你是真懂反馈，不是背结论。

实操心得：准备运放问题时，别只盯着公式。你把反相、同相、差分、跟随四种基本电路各推导一遍，再用“虚短虚断”解释一遍，基本能应付90%的面试场景。有时间再补一下“叠加定理在运放电路中的应用”，很多扩展题都从这里出。

2.2 三极管与MOS管：选型、导通条件和开关电路

模拟电路里另一个高频考点是三极管和MOS管对比。面试官最爱问的一句话是：“我要做一个开关电路，用三极管还是MOS管？为什么？”

回答先说结论：低压小电流场景两者都行，但现代硬件设计里，做开关首选MOS管，做线性放大选三极管。然后展开原因。MOS管是电压控制器件，栅极输入阻抗极高，驱动几乎不耗电流，开关速度可以做得很快；三极管是电流控制器件，基极需要持续注入电流，饱和导通时存储时间较长，开关速度受限。但如果你在做音频放大、射频放大这类线性电路，三极管的跨导特性和成熟电路资源更友好。

接下来面试官八成会画一个NPN三极管开关电路，问你：“基极电阻怎么选？”这个问题的标准答法是走一遍欧姆定律：假设负载电流Ic=100mA，三极管放大倍数hFE=100，那基极电流至少要有1mA；再算驱动电压，MCU的IO口输出3.3V，三极管VBE约0.7V，基极电阻R = (3.3 - 0.7) / 1mA ≈ 2.6k，取标称值2.2k或2.7k。但真正的加分项是补一句：“实际设计时我会把基极电流再放大2～3倍，确保三极管深度饱和，VCE压降最小。”

MOS管这边则爱考导通条件，尤其是P管和N管的区别。N-MOS需要VGS大于阈值电压才能导通，源极通常接地，控制端在栅极；P-MOS则相反，源极接电源，栅极拉低到低于源极一定电压导通。面试中最常见的坑是：你用N-MOS做高边开关，源极电压会跟着负载抬升，导致VGS不足无法完全导通——这个问题在低压系统里非常典型。

2.3 数电与时序：建立保持时间、竞争冒险、同步异步复位

数字电路在硬件面试里占比不如模拟电路高，但一旦问到，往往直接问时序相关的硬核问题。最经典的当属建立时间（Setup Time）和保持时间（Hold Time）的解释。

作答时用寄存器比喻最清晰：数据信号必须在时钟有效沿到来之前提前一段时间稳定下来，这段时间叫建立时间；时钟有效沿到来之后，数据还要保持一段时间不能变化，这叫保持时间。如果违反时序，寄存器就会进入亚稳态，输出不确定。能主动补充“亚稳态会导致输出在一段时间内振荡，最终概率性地稳定到0或1，但稳定时间不定”的同学，已经超过大半应届生。

竞争冒险也是数电里绕不开的考点。比如一个组合逻辑电路，同一信号经过不同路径到达逻辑门的时间不一样，导致输出出现毛刺。面试官一般会让你举个例子，最简单的是“A与上A非”。由于非门有传输延迟，A从0跳1时，A非并不会瞬间变0，与门两个输入可能同时为1，输出出现一个窄脉冲。解决办法是增加冗余项、输出加滤波电容，或采用同步电路在时钟边沿后采样。

同步复位和异步复位的区别，几乎每次面试都会带到。同步复位只在时钟有效沿判断复位信号，抗毛刺能力强；异步复位则立即生效，不依赖时钟，常用于上电瞬间的强制复位。但异步复位有个著名的隐患：复位释放时如果正好落在时钟有效沿附近，可能出现亚稳态。所以现在很多设计都推荐“异步复位、同步释放”，这个话题能聊起来，面试官就知道你是看过真实工程的。

注意：数电题目千万不要只背定义。面试官连续追问“为什么”“如果呢”的时候，你如果能画出一个简单的时序图来辅助说明，会显得非常有工程素养。我面试时见过一个学生，直接在自己的笔记本上画了建立/保持时间的时序图，那种现场推导的感觉，比背十页答案都管用。

3. 电源与信号完整性：硬件工程师必须脱口而出的答案

3.1 电源设计高频题：LDO和DC-DC怎么选、纹波怎么测

电源是硬件系统的“心脏”，面试官要么不问，要么一问问一串。最高频的开口题就是：“项目里用LDO还是DC-DC，为什么？”

这个问题的完整答法要分三个维度来谈。

• 效率：LDO是线性调节，输入输出压差乘以负载电流就是损耗，压差大时效率极低；DC-DC开关电源靠电感储能，理想效率远高于LDO，尤其在大压差、大电流场景优势明显。
• 纹波：LDO输出纹波小，几乎没有开关噪声；DC-DC因为开关动作和电感续流，输出纹波显著更大，需要额外的LC滤波。
• 成本与面积：LDO外围只需输入输出电容，成本低、占板面积小；DC-DC需要电感、续流二极管、反馈电阻等，占面积和BOM成本都高。

所以我的经验是：小压差（比如3.3V从3.8V降下来）、小电流（几十毫安注）、对噪声敏感的模拟供电，优先选LDO；大压差、大电流（几百毫安以上）、对效率有要求的数字核心供电，优先选DC-DC。面试时能说出这一层逻辑，HR这关基本稳了。

第二个电源经典问题是“如何测量电源纹波”。这里面有大量实战坑。直接拿普通探头接到电源输出和地之间测，测出来的波形里可能有一大半是探头地线形成的环路天线感应的噪声。正确做法是：用示波器配短地弹簧，把探头的地就近接到输出电容的GND引脚；带宽限制设为20MHz，排除高频辐射干扰；然后测量纹波峰峰值。很多MCU规格书要求电源纹波不超过电源电压的5%，比如3.3V系统纹波控制在165mV以内，经验上做到50mV以下更保险。

3.2 信号完整性的送分题：阻抗匹配、串扰、地弹

如果面试官开始聊高速信号，恭喜你，这通常意味着你的整体评价在B+以上。但信号完整性对没接触过的应届生来说是噩梦，其实面试只考最基础的三个概念。

第一个是特征阻抗和阻抗匹配。常见问题是：“USB/DDR/射频走线为什么要控阻抗？”原因在于信号在传输线上传播时，如果瞬时阻抗突变，会发生反射，导致信号振铃、过冲，严重时逻辑误判。解决办法是让驱动源阻抗、传输线特征阻抗、终端负载阻抗尽量一致。面试举例：“PCB走线特征阻抗50欧姆，源端串一个33欧姆电阻，接收端输入阻抗高，这就是典型的源端串联匹配。”能完整说清这一点，说明你理解的不是“听过的词”。

第二个是串扰。串扰是相邻走线之间的电磁耦合，分为容性耦合和感性耦合。面试官会让你说降低串扰的手段：加大线间距（工程上常用3W原则，即线间距大于等于3倍线宽）、保证相邻层参考平面完整、敏感信号两侧加地线屏蔽。注意，说完手段再补一句“串扰对时序的影响取决于耦合长度和信号边沿速率”会更显深度。

第三个是地弹。这个概念稍偏，但大厂面试喜欢考。地弹是指当大量IO同时翻转时，瞬间电流通过地引脚和地平面的寄生电感，在芯片内部地电位产生压降跳变，可能把低电平顶成高电平。理解的关键是把地平面当成有阻抗的“导线”而不是完美的“平面”，所以减少地弹的核心是减少地回路电感，比如增加地引脚数量、使用BGA封装、铺完整地平面。

实操心得：对没有高速项目经验的应届生，信号完整性不用往深了学，但三个词的物理直觉必须有：反射是阻抗突变引起的，串扰是邻近耦合引起的，地弹是寄生电感引起的。你把这句“一句话物理本质”记住，面试官问啥你都能围绕本质展开，不会被带偏。

3.3 常用公式速查：硬件工程师面试可能被要求现场推导的公式

面试过程中，有些“硬核”面试官会直接甩几个公式让你推导或计算。这些年下来，出现在硬件面试中的常用公式集中在RC充放电、运放增益、电源转换效率、功率与散热几大类。

RC充放电公式是最常见的，比如R=10k、C=100nF，问时间常数τ是多少。τ=RC=10kΩ×100nF=1ms。接着大概率会问“电容充电到63.2%需要多久”，答案就是1个τ；充电到90%需要约2.3τ；到99%约4.6τ。这些数字背住就行，但最好理解指数函数e的推导，别只会背公式不会算。

运放增益公式上面已经提过，这里再补一个差分放大器的公式：Vout = (Rf/Rin)×(V2 - V1)。差分放大器的关键不是公式本身，而是电阻匹配精度直接影响共模抑制比，所以工程上常用集成仪表放大器而不是自己搭分立电阻。

电源效率公式：效率η = Pout / Pin。DC-DC芯片规格书里会写典型效率曲线，面试官可能会让你估算“3.3V输入转1.8V、输出2A，效率90%，损耗多少瓦？”Pin = 3.6W/0.9 = 4W，损耗约0.4W。0.4W听着不大，但封装小的芯片热阻可能高达80°C/W，结温升32°C，加上环境温度55°C，结温已经87°C。这说明效率不是唯一的，散热设计直接决定可靠性。

散热计算还要会用热阻串联公式：Tj = Ta + (θja)×P。θja是结到环境的热阻，规格书会给。面试中能把这个公式用起来，配合上面的效率计算，基本就把“电源+热”这两个高频坑一起填了。

4. 嵌入式与常用接口：从原理图到协议的面试题

4.1 嵌入式硬件基础：GPIO、中断、看门狗

硬件工程师面试里嵌入式的问题是躲不掉的，哪怕你是纯做电源的，面试官也要确认你懂MCU的基本使用。最基础的是GPIO的几种工作模式：推挽输出、开漏输出、浮空输入、上拉/下拉输入。重点在开漏输出，很多同学说不清。开漏输出时MOS管只负责下拉到地，高电平要靠外部上拉电阻拉起来。所以开漏输出天然适合“线与”逻辑、电平转换（5V/3.3V互连）、以及驱动需要大灌电流的负载。面试时你能主动说出“I2C总线就要求开漏+上拉”，面试官马上知道你真用过。

中断相关的问题通常这样问：“中断服务函数里能不能做耗时操作？延时行不行？”正确回答是不能。ISR应该尽量短，只做标记置位、数据搬移这类轻量操作，耗时的数据处理放到主循环或任务里。原因很简单：中断服务期间，其他同优先级或更低优先级的中断无法响应，长时间占据ISR会破坏实时性，甚至导致数据丢失。能补充“高频中断里printf这类阻塞调用会直接卡死系统”的，更具实战感。

看门狗（Watchdog）属于嵌入式可靠性的范畴。面试问法是：“看门狗的作用是什么？喂狗需要注意什么？”看门狗就是一个定时器，超时未喂狗就复位系统，用于防止程序跑飞。要答好的点在后面：喂狗位置不能太密也不能太散，太密了主逻辑卡死但看门狗还能被喂，无法起到保护作用；太散又可能因正常负载抖动导致误复位。工程经验是，主循环主流程稳定跑完一圈喂一次，或者用一个专用任务周期性喂。此外，要区分独立看门狗和窗口看门狗，窗口看门狗规定了喂狗的时间窗口，过早过晚都会复位，这更严格。

4.2 常用接口面试题：I2C、SPI、UART区别、上下拉电阻

接口类是硬件面试的“题库子集”，因为考察点集中，复习性价比高。面试官最常问的是：“UART、I2C、SPI三者有什么区别？”这个问题我会用一张对照表来答，清晰高效。

这张表不只是让你背的，最好能清楚背后的物理原因。I2C使用开漏+上拉，所以只能靠外部电阻把线拉高，速率受限于RC充放电时间，所以标准模式下不能太快。SPI有单独CS线和推挽驱动，速率天然能做高。UART是异步的，没有时钟线，所以双方必须约定一致的波特率，误码率对时钟精度敏感——这就是为什么高波特率（如1M以上）时，收发双方晶振偏差稍微大一点就容易乱码。

I2C相关的下一个高频追问是关于上拉电阻的：“I2C上拉电阻怎么选？”上拉太小，灌电流太大，总线低电平可能不够低，甚至损坏IO；上拉太大，上升沿太慢，高速模式无法满足时序。工程上的粗略公式是：上拉电阻最大值Rmax = Trise / (0.8473×Cbus)，其中Trise是要求的上升时间，Cbus是总线上电容。400kbps模式，上升时间要求300ns，总线电容100pF，Rmax≈3.5kΩ。面值上你不需要算这么精确，但答出“阻值跟总线电容和上升沿时间有关，一般选1k～10k之间，具体看速率”就合格了。

4.3 ADC采样与参考电压：精度问题怎么答

ADC相关问题几乎结合了模拟和数字两个方向，面试官最喜欢问的是：“ADC采样结果为什么会有跳动？怎么提高精度？”

首先要明确ADC的几个核心指标：分辨率、参考电压、量化误差。分辨率决定最小量化台阶，比如12位ADC参考电压3.3V，LSB = 3.3V / 4096 ≈ 0.806mV。但实际采样跳动远比0.8mV大，因为还有噪声、参考电压漂移、采样时间不足、输入阻抗影响等因素。

误差来源通常有三类：第一，电源噪声和地噪声耦合到模拟输入；第二，参考电压不稳定，参考源本身就是量化的“尺子”，尺子不准，测量结果肯定不准；第三，信号源输出阻抗过高，而ADC采样保持电容需要充电时间，充电不足导致采样值偏小。所以提高精度的方法对应是：模拟地和数字地单点或分区处理、输入加RC低通滤波去掉高频噪声、参考电压用电容去耦或用独立基准源、降低信号源阻抗、采用多次采样取平均或软件滑动滤波。

能顺便答出“高精度测量场景下，参考电压建议用外部基准而非MCU内部参考”会很加分。MCU内置参考温漂系数经常是上百ppm，外部基准能做到个位数ppm，对12位以上ADC影响非常显著。

注意：这个板块的内容不一定会在面试里以“概念题”出现，更多时候面试官会指着你简历里一个传感器采集电路，问“为什么这里要加一个跟随器”“为什么采样前要加一个100nF电容”。你能从ADC输入阻抗的角度反推这些外围器件的作用，是真的理解了这个知识体系。

5. 项目经验与笔试实战：应届生最容易翻车的地方

5.1 项目深挖题：面试官看你什么

技术面进行到一半，面试官会收起理论题，让你讲讲自己做过的项目。很多应届生挂在这一关，不是因为项目不好，而是不会讲。硬件项目的讲述和软件工程不一样，核心是**“闭环”**：你做了一个东西，你要能证明它的参数、性能、测试数据，以及你遇到问题后的排查逻辑。

我建议用“STAR + 硬件参数”的结构来讲项目。STAR是情境(Situation)、任务(Task)、行动(Action)、结果(Result)，但硬件面试要额外加一层“指标”。举一个例子，如果你做过一个基于STM32的温控板：情境是“环境温度采集精度不达标”，任务是“把温度误差控制在±0.3°C以内”，行动包括“选用了NTC热敏电阻+分压电路，通过查表法做线性化，并加了软件一阶低通滤波”，结果要给出“实测10个点误差在±0.2°C”。当你讲出“NTC分压后ADC采样，为什么选10k NTC、为什么要上拉、滤波截止频率算过没有”这些具体细节时，面试官才会相信这是你自己做的。

项目中最容易被追问的另一个点是“有没有遇到硬件问题，怎么排查的”。比如你讲电源部分，面试官大概率会问：“上电后电压不稳，你怎么查？”标准排查思路包括：先确认输入电压是否稳定；再用示波器看输出纹波是不是过大；然后检查反馈回路分压电阻是否焊接正常；最后怀疑LDO自激振荡，通过增加输出电容的ESR来验证。你要表现出“一步一步缩小范围”的过程，而不是一上来就换芯片。

实操心得：把项目里每一个“零件”都问自己三个问题：为什么选它？如果不选它会怎样？测试数据最差是多少？这三个问题能在面试前帮你筛掉90%的知识盲区。我见过很多同学简历写得天花乱坠，一聊到自己焊板子时踩过的坑就脱颖而出的，那才是面试官真正相信的东西。

5.2 常见笔试/在线测评：美团、华为等硬件笔试考什么

除了面试，大厂硬件岗往往还有一轮笔试或在线测评。从热词里能看到很多人在搜“美团硬件开发工程师笔试内容”“华为笔试题库硬件工程师”，说明大家已经意识到笔试筛人比例很高。虽然不同公司的具体题目保密，但从题型分布和同学反馈来看，可以归纳出几个特点。

• 选择题/判断题：覆盖模电、数电、电路分析基础，题目多、时间紧。典型如“运放输入端偏置电流方向”“RC低通截止频率”“三极管放大电路静态工作点”。
• 简答/计算题：通常会给你一个简单电路，让你算增益、算功耗、算RC时间常数。华为硬件笔试里计算题占比不低，尤其电源效率和热设计相关。
• 逻辑/架构题：华为硬件技术工程师的逻辑笔试，除了硬件知识还会考逻辑推理和数理基础，这类题不能突击，靠平时积累。

针对这种在线笔试，我的建议是：考前集中刷“模拟电路+数字电路”的基础题，尤其是计算型的，比如运算放大器电路、RC电路、三极管工作状态判断。公式要熟悉到看一眼条件就能写出来。时间管理上，选择题遇到不会的，先标记后跳过，把计算题分拿住再回头处理。

另外提醒一句：很多笔试平台是防作弊的，会记录答题异常行为。这不只是诚信问题，更是职业习惯问题。硬件工程师这个职业，追根溯源是跟物理世界打交道，忽悠得了一时，忽悠不了示波器。笔试成绩进不了面是小事，如果被标记了，后面所有岗位都受影响，得不偿失。

5.3 现场画图与Debug：如何展示硬件工程师的成长潜力

有些面试官喜欢在最后加一个“现场画图”环节，比如：“你给我画一个最基本的5V转3.3V的LDO电路。”或者“画一个STM32的最小系统电路框架。”这个环节看着简单，其实是考察你脑子里有没有一个“硬件工程师的骨架”。

LDO电路画法可以这样走：输入端放一个10uF电容，输出端放一个10uF电容，LDO芯片的GND直接接地，反馈脚（如果可调的话）接电阻分压网络，EN脚根据需求接高电平或受控信号。不要漏掉关键细节：输入输出电容的位置要尽量靠近芯片引脚，这是Layout思维；输出电容还要根据LDO稳定性要求选择ESR范围；如果带载能力要求高，GND过孔要多打几个。

Debug现场题也很常见，比如面试官会模拟一个场景：“板子上电后，按复位键系统能跑，但断电重新上电有时起不来，可能是什么原因？”这种开放题答法体现的是排查思路。优先怀疑电源上电时序，比如3.3V和1.8V两个电源轨谁先起来，如果复位芯片的阈值设置不对，MCU可能在电源没稳定就被释放复位；其次怀疑复位电路的上电充电时间，RC复位电路的电容充电太慢导致复位释放过晚；还要考虑看门狗在上电期间的误触发。你在回答中展现出“多因一果”的排查思路，比直接给出正确答案更让面试官满意。

6. 20个问题快问快答清单与应对策略

6.1 20个问题一览表

为了方便准备，我把全文提到的高频题整合成一份“硬件工程师面试20问速查表”。建议打印出来，考前两天逐个自测，能说出要点就算过，卡壳的地方重点补。

这张表里第20题是“软题”，不靠背诵，靠的是你真实项目中的故事。我建议每个同学都提前准备一个“Debug翻车故事”，讲清楚现象、推测、验证、最终原因、改进措施，这个故事往往比20道理论题都管用。

6.2 答不上来的保命话术与后续学习路线

面试总有意外，20个问题你不可能全都会。如果真的被问到一个盲区，记住一个原则：不要编，也不要直接说不会。我见过太多同学卡住之后硬着头皮编答案，结果越描越黑。更合适的回答结构是：“这个知识点我了解得不算深入，但我能说一下我的理解……如果哪里不对，麻烦您指出来。”然后用已有的知识回答一部分，剩下的诚实承认。大多数面试官在意的不是你答不答得全，而是你面对未知时的态度和思路。毕竟工作后每天都会遇到不懂的东西，会不会主动学习、能不能有逻辑地推导，才是真正的筛选标准。

面试结束后，不管结果如何，都建议把当天的问题复盘一遍，整理成自己的题库。如果发现“硬件工程师常用公式”这一块还有遗漏，就把运放、RC、电源效率、散热这几个方向再过一遍；如果发现接口协议不够熟，就动手去画I2C的时序图，拿逻辑分析仪抓一下实际波形。学习路线这件事，网上能找到各种“硬件工程师学习线路”图，但我的建议很简单：基础理论抓模电和电路分析，工程能力抓电源和接口，持续进阶抓信号完整性和EMC。每学到一块，就动手做一块小板子验证，保持每天示波器上都有波形看的状态，面试状态自然在线。

提示：送各位准备面试的硬件新人一句我常说的话——“面试题只是镜子，照出来的是你平时调板子的深度。”真正让你在面试里发光的，不是会背多少题，而是你拿到一块板子时，敢不敢打开示波器去测、去分析、去改、去验证。这，才是硬件工程师的成长之路。

最后再分享一个小技巧：面试前一周，把你自己做过的所有项目的原理图调出来，从头到尾看一遍，看到每一个电阻、电容时都问自己“这玩意是干嘛的，不画会怎样”。能把项目原理图的每一颗料都讲明白的人，比那种刷了200道面试题的人，胜率高出太多了。我面试到现在，最怕的反而是一张口就滔滔不绝“我可以学”的同学，真正有底气的候选人，都是在回答里透露着“我做过、我踩过坑、我量过波形”的。祝各位都能拿到心仪的offer，在硬件这条路上越走越宽。