简介：面向ZYNQ开发者的AD7606数据采集与FFT分析工程包，适合学习可编程逻辑（PL）与数字信号处理联动的嵌入式开发者。工程完整覆盖从AD7606接口配置、采样时序控制到数据缓冲与快速傅里叶变换的典型流程，可帮助读者掌握基于PL的高效采集系统搭建方法。资源共163个文件，以Vivado工程配置（xci/bd/xpr）、Verilog源码、约束文件（xdc）及脚本为主，另含少量日志与备份文件，压缩包整体仅818KB，便于快速下载与版本迭代。已有2664人学习下载。压缩包内包含顶层Block Design和AD7606采集相关Verilog代码，打开Vivado工程即可查看数据通路、接口连线与时序约束；配合工程中的FFT处理逻辑，可用于分析信号频谱、验证窗函数与填充策略，适合作为ZYNQ PL+AD7606信号处理项目的参考模板或二次开发基础。 做多通道同步采样外加频谱分析这类需求时，我脑子里最先跳出来的组合就是ZYNQ的PL端配AD7606。ZYNQ的PL本质是FPGA，用来做并行控制、高速采集和流水线处理是天然主场；AD7606又是16位8通道同步采样的老牌ADC，在电力监控、振动分析、声音采集这些场景里几乎成了默认选项；FFT则属于典型的算力密集型任务，放在PL里用IP核做，比在PS里用软件循环快得多，延迟也稳定得多。这篇文章我就把从PL控制AD7606采集数据，到调用Xilinx FFT IP核做变换的完整链路拆开讲一遍，包括为什么这么选型、控制状态机怎么写、IP核参数怎么配、实际调试中会遇到哪些坑。想入门ZYNQ信号处理的工程师，或者已经在做采集项目但觉得数据链路不够顺的人，都能从里面找到可以直接抄作业的内容。
1. 整体方案设计与数据链路选型
1.1 为什么是ZYNQ + AD7606这个组合
先聊选型。AD7606这颗ADC最吸引人的地方是8个通道全部支持同步采样，内部自带跟踪保持放大器，采样率最高200kSPS（并行模式下），分辨率16位，输入范围可以通过引脚配置成±5V或±10V，而且供电和参考电路都很简单，一颗5V单电源就能干活。对工业现场来说，多点同步测量是刚需，比如三相电压电流同时采，通道间相位差必须保得住，这时候逐次逼近型ADC轮询切换的方案直接出局，AD7606这种每个通道独立T/H的并行架构才是正解。
ZYNQ这边，PL端的优势是可以在硬件层面精确控制采样时序，一个状态机搞定CONVST、BUSY、CS、RD这些信号的配合关系，延迟是纳秒级的，不会像软件中断那样出现随机抖动。PL里还能方便地插入FIFO做跨时钟域缓冲，再把数据以AXI-Stream形式喂给FFT IP核，或者通过DMA搬到DDR里。整条链路从模拟信号进来到最后频域结果出去，中间没有CPU参与，延迟固定、吞吐量大、实时性好。PS端则负责跑Linux、人机交互、网络上传这些不太吃硬实时的活，正好发挥ARM处理器的长处。
1.2 FFT放在哪里算：三种链路对比
FFT的位置其实有三种放法，我实际评估过，也给别人调试过，差别还是很大的：
| 方案 | 实现路径 | 优点 | 缺点 | 适用场景 |
|---|---|---|---|---|
| PL内FFT IP核 | AD7606 → PL控制逻辑 → FIFO → FFT IP → PS显示 | 延迟低、吞吐高、实时性好 | 消耗DSP和BRAM资源，配置稍复杂 | 实时频谱分析、高速闭环控制 |
| PS软件FFT | AD7606 → PL控制逻辑 → DMA → DDR → PS计算 | 灵活性高、可跑FFTW库、算法易改 | CPU占用高、大数据量时延迟大 | 数据率低、对实时性要求不高的场合 |
| PL+PS混合 | PL做FFT，PS只做结果后处理和显示 | 兼顾实时性和灵活性 | 需要PL和PS协同设计，增加调试工作量 | 产品化程度高的项目 |
我推荐先按第三种思路设计：PL采集并完成FFT，结果通过AXI-Lite或GP中断通知PS，PS负责取结果、算幅值、显示波形。这样既保证了前端实时性，又保留了后期调整算法的空间。等你跑通以后再根据实际资源占用决定是否把FFT挪到PS端也不迟。
1.3 整体数据流设计
整条数据链路我习惯画成这样的流水线：
AD7606并行数据输出 → PL采样控制状态机 → 异步FIFO（跨时钟域缓冲） → FFT IP核（AXI-Stream接口） → 结果BRAM / AXI DMA → PS端读取显示
这里最关键的瓶颈是采样率与FFT计算吞吐率的匹配。AD7606在200kSPS下，每个通道每秒产出20万个16位样本，8通道就是160万样本/秒。而Xilinx FFT IP核采用流水线结构，处理速度和时钟频率、点数、通道数都有关系。你不需要自己死磕这个匹配问题，但必须留够FIFO深度，保证突发采集时不丢数，同时FFT核能持续消费数据。
2. PL端核心模块：AD7606采样控制逻辑实现
2.1 AD7606接口时序与引脚关系
写控制逻辑前，先把AD7606的引脚关系搞清楚。默认工作模式是并行16位输出，关键引脚有这几组：
- CONVST_A和CONVST_B：两个启动转换引脚，硬件上可以直接短接，实现8通道同时启动采样
- BUSY：转换状态指示，转换期间为高电平，转换完成后拉低
- CS：片选，低有效，用于使能并行输出
- RD：读信号，低有效，每个RD脉冲读取一个通道数据
- DB[15:0]：16位并行数据总线，输出当前选中通道的转换结果
- BYTE SEL/PAR SER/BYTE SEL等模式引脚：必须按并行16位模式接好，不然数据读出来全是乱的
时序上最核心的动作是：拉低CONVST启动转换，等待BUSY拉高再拉低（这个过程大约需要1μs左右，具体看芯片手册），之后在CS和RD的控制下依次读取8个通道的数据。每个RD低脉冲对应一个通道的数据输出。8个通道读取完成后，一个采样周期结束。
2.2 采样控制状态机设计
这个状态机是整个PL逻辑里最容易写错的部分。我用的是一种经典写法，状态转移清晰，时序也容易约束：
状态定义： IDLE 等待触发信号，默认CS=1，RD=1 START_CONV 拉低CONVST，持续至少25ns（手册要求脉宽） WAIT_BUSY 等待BUSY拉高后再拉低，表示转换完成 READ_CH0~CH7 依次拉低CS和RD，读取8个通道数据读数据阶段有个容易忽略的细节：CS拉低之后，DB数据线并不会立刻有效，需要在RD下降沿之后等待t2时间（数据建立时间）再去采样数据总线。如果状态机里不加这个等待周期，直接在一个时钟沿同时拉低RD并读取数据，高概率会读到上一个通道的值或者不稳定值。我之前吃过这个亏，建议在RD有效之后至少插入一个时钟周期再锁存数据，这样时序余量充足。
// 伪代码示例：读取通道数据 cs_n <= 1'b0; rd_n <= 1'b0; #1; // 等待数据建立，实际用时钟周期计数代替 data_reg[15:0] <= db_data;2.3 采样率控制：定时触发与连续采样
采样率的控制决定了FFT结果能覆盖多宽的频率范围。根据奈奎斯特采样定理，可分析的最高频率是采样率的一半。假设你用200kSPS采样，最高能分析的频率是100kHz，频率分辨率等于采样率除以FFT点数：200kSPS / 1024点 ≈ 195Hz。如果你想做更精细的频谱分析，就得降低采样率或者增加FFT点数。
控制采样率的方法有很多：最简单的是一个计数器分频产生CONVST触发脉冲；讲究一点可以用PS端的定时器产生中断，告诉PL启动一次采样序列；更高级的用PL里的AXI Timer，通过寄存器动态配置触发周期。我建议在初级阶段先用PL内部计数器，把逻辑固定下来，调试方便，后续再改成动态配置。
2.4 跨时钟域缓冲：异步FIFO设计
采样时钟和FFT IP核的工作时钟一般不是同一个。AD7606采样控制逻辑如果跑在100MHz，FFT IP跑在200MHz，两者之间就必须有异步FIFO做缓冲。Xilinx提供了XPM_FIFO原语，比手写格雷码同步靠谱得多，推荐直接例化。
FIFO深度主要考虑两个因素：一是FFT核处理完一个Frame需要的时间，二是AD7606突发模式下连续采样产生的数据量。如果一次突发采1024点（对应1024点FFT），每个点8通道，那就是8192个样本。我通常会把FIFO深度设成16384，留出一倍的余量，应对IP核反压和总线仲裁等突发情况。深度开太大也没必要，浪费BRAM资源，还增加延迟。
3. Xilinx FFT IP核配置与数据格式处理
3.1 FFT IP核参数怎么选
Xilinx FFT IP核在Vivado IP Catalog里搜“Fast Fourier Transform”就能找到，配置界面里几个关键参数要格外注意：
- 点数（Transform Length）：必须填2的整数次幂，常见的有1024、2048、4096、16384。点数越大频率分辨率越高，但BRAM占用和计算延迟也成倍增加
- 通道数（Number of Channels）：AD7606有8路，你可以配成8通道，让IP核一次处理8个通道的数据；也可以只处理单通道，把其他通道数据先存BRAM再逐通道送进去
- 数据格式：支持定点数和浮点数。默认定点即可，但要注意输入数据的位宽与格式转换
- 实现架构：有流水线Streaming I/O（Radix-4 Burst I/O、Pipelined Streaming）等选项。Pipelined Streaming吞吐率最高，适合连续数据流；如果做突发采集，选Radix-4 Burst I/O也能接受，资源省一些
- 缩放因子（Scaling Schedule）：这个最容易坑人。FFT IP核自带内部位宽调整机制，如果缩放因子配置不合适，输出会看到严重溢出或频谱全是噪声
3.2 定点数格式与缩放策略
AD7606输出的是16位二进制补码，范围是-32768到32767，对应-5V到+5V（或者-10V到+10V，和你硬件配置有关）。在送进FFT IP核之前，需要把它理解成Q15格式的定点数：即虚部填0，实部是原始采样值扩展到相应位宽。
缩放这块我实际经验是用IP核的“Scaled”模式，让FFT核自动按log2(N)进行归一化，N是FFT点数。比如1024点FFT，每级蝶形计算都做2倍缩放，最后输出幅度天然归一化。如果你选的是“Unscaled”模式，就要自己关注溢出标志位（OVFLO），一旦置位说明中间结果溢出，数据已经不对了，再往后算也是白搭。
3.3 原始数据进FFT前要不要加窗
很多新手直接拿AD7606的原始数据就送进FFT核，结果发现频谱泄漏严重，谱线旁边拖着一大片衰减震荡的尾巴。这是因为截断效应——你只取了有限长度的时域信号，相当于在时域乘了一个矩形窗，等效在频域卷积一个sinc函数，旁瓣大且衰减慢。
解决方法是加窗函数。工程上用汉宁窗（Hann）和布莱克曼窗（Blackman）最多。汉宁窗主瓣稍宽，但旁瓣衰减不错，适合大多数频谱分析场景。窗函数系数可以预先生成存到ROM里，在每个样本送入FFT之前和采样值相乘。注意乘完以后数据位宽会变大，要合理截位或者做溢出保护，不然信噪比反而下降。
3.4 FFT结果的频率与幅值解读
FFT输出是复数，幅度要取模：幅值 = sqrt(实部² + 虚部²)。对应频率的计算公式是：
频率 = 频率Bin索引 × 采样率 / FFT点数
也就是说，1024点FFT，采样率200kSPS，第k个Bin对应的频率就是k × 195.3Hz。第一个Bin（k=0）是直流分量，其余Bin正负频率对称，通常只取前N/2个点做分析即可。
有一个常见误解：FFT幅值不等于信号实际幅值。正弦信号在频域会体现在两个对称的Bin上，所以看单边频谱时，幅度要乘以2再除以N（如果做了归一化）。我在调试时踩过这个坑，算出来的幅值总是实际值的一半，排查了很久才发现是单双边谱没搞对。
4. 系统联调、常见问题与调试经验
4.1 联调步骤和我的习惯
联调阶段，我习惯按照“三步走”来推进：
第一步，ModelSim或Vivado Simulator里做纯逻辑仿真。给AD7606输入一组已知正弦波数据，观察采样状态机读出的数据是否和预期一致，FFT输出是否正确。仿真阶段修掉一半以上的时序问题和位宽问题，比上板调试省太多时间。
第二步，板级调试用ILA（集成逻辑分析仪）。把采样状态机的关键信号、FIFO的写读计数、FFT IP的valid信号都拉进ILA波形里，接上一颗信号发生器，输入标准正弦波，观察PL内部的实际数据流。ILA波形里能看到BUSY和RD的配合是否有时序毛刺，FIFO有没有溢出丢数，FFT的s_axis_data_tvalid和tready握手是否正常。
第三步，PS端配合验证。通过AXI DMA把FFT结果搬到DDR里，用串口或者网口打印出各个Bin的幅值，和信号发生器的频率值做个交叉验证。这一步通过以后，整个链路才算真正打通。
4.2 常见问题速查表
我把实际调试中遇到过的问题整理成一张表，遇到症状可以直接对着查：
| 现象 | 可能原因 | 排查方法 |
|---|---|---|
| FFT输出全是0 | 采样数据没进FIFO | 检查状态机是否执行到READ阶段；FIFO写使能是否拉高 |
| 输出频谱杂乱无章 | FFT输入数据未加窗 / 溢出 | 确认缩放因子配置；检查输入定点数格式 |
| 幅值始终是实际值一半 | 用双边谱幅值当单边谱用 | 按单边谱规则乘以2 |
| 频谱主瓣旁边泄漏严重 | 采样率与信号频率不满足整周期截断 | 加窗函数；调整采样率或FFT点数 |
| ILA里看到BUSY一直为高 | CONVST脉宽不够或时序不满足 | 检查CONVST时序约束，放宽脉冲宽度 |
| 多通道读数错位 | RD读取顺序和通道映射不一致 | 核对AD7606通道顺序与REG寄存器映射 |
| FFT IP核OVFLO标志置位 | 输入位宽不够 / 缩放策略不对 | 改用自动缩放或增大输入位宽 |
4.3 一些值得说的实操心得
AD7606并行接口的布线要特别留意。DB[15:0]是16根并行数据线，如果PCB上走线不等长，高位和低位的数据到达时间相差太大，FPGA采样时就会抓错数据。要求不高时可以加一个FIFO做数据对齐，要求高就得做等长布线或者在约束文件里对每组数据线加set_input_delay约束。
FFT IP核的AXI-Stream接口唤醒时序也要看清楚。tready信号可能不会一直为高，要在状态机里处理握手逻辑。很多小白直接把数据塞到tdata上不管tready，结果数据丢失，FFT结果完全不对。正确做法是只在tready为高且tvalid为高的周期里认为数据发送成功，否则需要重发。
关于采样率和FFT点数的权衡，我想多说两句。2048点FFT比1024点的频率分辨率高一倍，但BRAM占用和FFT计算延迟都显著增加。在ZYNQ-7010这种偏小的器件上，2048点8通道FFT已经比较吃力了，如果做实时处理要注意资源占用量。实在不行可以把FFT放到PS端，用ARM硬核跑优化过的FFT库，大多数场景下速度也能接受。
整套系统的调试过程中，我踩过最深的一个坑是忘了把AD7606的模式引脚按照并行16位方式接好，结果数据读出来全是乱的。这类“配置引脚”的坑非常隐蔽，因为电路看起来每根线都接对了，但芯片的工作模式不对，行为完全不可预测。建议上电以后先用万用表量一下各模式引脚的电压，确认和预期的逻辑电平一致，再进入调试，能省下大量时间。
本文还有配套的精品资源，点击获取
