FPGA出租车计费系统设计：从公式到Verilog实现

简介：一份基于FPGA的出租车计费系统毕业设计资料包，涵盖HDL源码、原理图与说明文档，面向电子、通信、自动化等专业学生，适合作为毕业设计或课程设计的完整参考。资源共253个文件，约12.75MB，包含tdf、vhd等逻辑源码，bdf、bsf等原理图文件，qsf、qpf等Quartus工程配置，doc、docx、pdf设计文档，以及sof、pof下载配置文件，便于直接打开工程进行仿真与验证。内容覆盖出租车计费算法、时序控制、接口交互等关键知识点，原理图清晰展示FPGA与外部设备的连接方式，说明文档提供设计背景、实现细节与测试结果，帮助读者从算法到硬件实现建立完整认知。已有105人学习浏览，适合需要快速上手FPGA项目或借鉴毕设框架的开发者。

1. 一辆出租车在晚高峰里走走停停，FPGA 为什么要掺和进来

计价器每一次跳字，背后都是一个实时信号处理系统在回答三个问题：车走了多远、等了多久、该收多少钱。基于FPGA的出租车计费系统之所以常年出现在课程设计和毕业设计里，是因为它把一个量产级的小型嵌入式项目压缩到了可控范围内：车速脉冲输入、按键状态、显示刷新、金额累加，全部在同一个时钟域里并发完成。比起纯软件方案，FPGA不会因为中断响应延迟而漏计数；比起专用计价芯片，它把计费规则完全交给设计者。这篇文章不替你解压那个压缩包，而是把设计一个这类系统所必需的计费公式、Verilog代码、原理图连接和调试方法铺开讲。对FPGA入门者来说，这是一个信号链完整、验证路径清晰的实战样本。

2. 计费模型怎么建：FPGA出租车计费系统的“算钱”公式

2.1 先拆商业规则：起步价、里程价、等待价

出租车计费从来不是单纯“公里乘单价”，而是分段函数。以最常见的规则为例：3公里内收起步价，超过部分按每公里单价累加；车辆速度低于某个阈值或完全停止时，改按时间计费；夜间或空驶时还可能有附加费。FPGA不关心政策，只关心条件分支，所以第一步是把规则参数化。

用整数计价是个容易被忽略但很重要的决策。FPGA做浮点除法会消耗大量DSP资源，而对于计费这种精度到0.1元就够的场景，直接把金额以“角”为单位存储，减法用整数运算，显示时再补上小数点即可。单位选择直接影响后续所有计数器位宽，所以应在编码前就定下来。

2.2 从车轮到脉冲：脉冲数、轮胎周长与分频系数

车速进入FPGA的唯一物理入口是脉冲信号。典型方案是霍尔传感器或光电编码器装在车轮传动轴上，每转一圈输出一个或若干个脉冲。把脉冲数换算成公里数，需要三个物理参数：每转脉冲数P、轮胎滚动周长L、以及传动轴到车轮的减速比K。综合后的换算公式可以写成：

每公里脉冲数 N = 1000 × K / L （L 单位：米）

举例：轮胎周长约2.0米，传动轴每转输出1个脉冲，那么N=500脉冲/公里；若每0.1公里跳一次表，50个脉冲触发一次里程计费。注意轮胎胎压、磨损和载重都会改变L，所以N在实车上必须现场标定，不能照搬理论值。这也是为什么好的设计把分频系数做成寄存器而非常量，后续标定时可以直接改写。

2.3 为什么选FPGA而不是单片机

同样题目用STM32也能做，但两者分界线在“并发采样与确定性”。车速脉冲频率并不高，普通8位机靠外部中断也能数；麻烦在于计费过程中按键、显示、串口、等待计时都在抢同一个CPU，任何一处延迟都可能让脉冲在中断屏蔽期间被漏掉。FPGA把每个输入端口映射成独立的寄存器，采样和计数由硬件并发完成，行为与代码执行顺序无关。

另一个现实理由是教学和工具链友好：Altera系用Quartus Prime，Xilinx系用Vivado，一套纯Verilog代码可以无差别移植，对FPGA入门训练很友好。用推挽、开漏、上拉这些IO概念去理解FPGA引脚配置，也比在ARM上反复查库函数直观得多。这个项目规模不大，但恰好能把“状态机”“亚稳态”“跨时钟域”这些FPGA开发的核心概念全部串起来。

2.4 系统模块划分与数据流

一个可综合的顶层设计，按信号流拆成五个模块：脉冲捕获模块（含消抖）、计费控制模块（状态机）、时间基准模块（分频与低速判断）、显示扫描模块、按键输入模块。模块间的数据流是单向的：脉冲和按键进来，经过状态机结算金额，金额寄存器输出到显示扫描，同时通过I2C总线备份到EEPROM。

这里要强调，模块间的时序关系应当统一由顶层时钟驱动，跨模块不要使用各自分频出来的时钟作为触发源。时间基准模块产生的是“脉冲使能”而不是“新时钟”，这是FPGA开发里使用分频信号时最常见的误用，后面代码示例会按正确的脉冲使能方式来写。

3. 用Verilog把计费逻辑落成可综合模块

3.1 顶层端口与信号定义

一张完整的顶层至少需要6个IO：系统时钟、复位、脉冲输入、启停按键、数码管段选/位选、I2C引脚。下面是一份常见的顶层端口表，按实际开发板资源可裁剪。

端口声明之后是参数定义区。把起步价、起步里程、每公里脉冲数全部用parameter或寄存器表达，这样在SignalTap里抓波形和实车标定都会很方便。

3.2 脉冲捕获与按键消抖电路

机械开关和传感器输出都不可直接进计数逻辑。脉冲线上的毛刺一旦被当成有效边沿，费用就会多算。常见的做法是两级触发器同步加计数器消抖：

reg [1:0] sync_ff; reg [15:0] cnt; reg pulse_d; always @(posedge clk_50m or negedge rst_n) if (!rst_n) begin sync_ff <= 2'b0; cnt <= 16'd0; pulse_d <= 1'b0; end else begin sync_ff <= {sync_ff[0], speed_pulse}; if (sync_ff[1] == 1'b1) begin if (cnt == 16'd5000) begin pulse_d <= 1'b1; // 高电平已稳定，确认有效 cnt <= 16'd0; end else cnt <= cnt + 1'b1; end else begin pulse_d <= 1'b0; cnt <= 16'd0; end end

这段代码的核心思想是“确认而不是猜测”：输入信号先打两拍同步到系统时钟域，再用一个16位计数器累加高电平持续时间。cnt计数到5000，对应50MHz下100微秒，才确认一个有效状态。pulse_d从0变1的那一拍，才是后续计费逻辑需要捕获的有效边沿。

参数5000不是随便写的，它取决于现场最长毛刺宽度。传感器干扰严重时可以把阈值提高到50000，代价是脉冲频率上限降低；按50Hz最高车速脉冲算，余量依然充足。按键消抖可以套用同样的结构，只要把计数目标改成10毫秒即可。

3.3 计费状态机：空闲、运行、等待、停止

计费逻辑的核心是一个四状态Moore状态机。空闲态等待司机按下开始；运行态同时累积里程脉冲和等待时间；若脉冲间隔超过低速阈值则进入等待态，按时间收费；司机按下暂停或到达终点后回到停止态。状态跳转和金额累加用两个过程块分离，避免在同一个always里混合时序和组合逻辑：

localparam IDLE = 2'd0; localparam RUNNING = 2'd1; localparam WAIT = 2'd2; localparam STOP = 2'd3; reg [1:0] state, next_state; reg [31:0] pulse_cnt; reg [31:0] fee_total; always @(posedge clk_50m or negedge rst_n) if (!rst_n) begin state <= IDLE; pulse_cnt <= 32'd0; fee_total <= 32'd0; end else begin state <= next_state; if (state == RUNNING && pulse_valid) begin pulse_cnt <= pulse_cnt + 1'b1; if (pulse_cnt == MILEAGE_CNT_MAX - 1) begin fee_total <= fee_total + KM_FEE; pulse_cnt <= 32'd0; end end else if (state == WAIT && tick_1min) begin fee_total <= fee_total + WAIT_FEE; end end

MILEAGE_CNT_MAX就是2.2节算出来的每计费跳变对应的脉冲数，例如50；KM_FEE和WAIT_FEE都以“角”为整数单位。这个写法保证里程费用只在跳表点加一次，且pulse_cnt只有在RUNNING态才累加，停车时的残留脉冲不会污染后续行程。

注意状态跳转的判断里还要处理“低速进入等待”的逻辑，通常做法是测量相邻两个有效脉冲的间隔：间隔大于LOW_SPEED_LIMIT对应的周期，就认为进入等待。这个间隔测量可以用一个大位宽计数器，在每个pulse_valid沿清零，它在溢出前表示“好久没来脉冲了”。

3.4 数码管动态扫描与金额累加

金额显示通常用六位数码管，段选和位选分别由两个寄存器驱动。动态扫描的要点是刷新频率要高于临界闪烁频率，一般每位数码管刷新周期不超过4ms。为避免在金额寄存器更新瞬间抓到半更新数据，扫描模块里最好做一个本地快照：

reg [31:0] disp_snapshot; always @(posedge clk_50m or negedge rst_n) if (!rst_n) disp_snapshot <= 32'd0; else if (refresh_tick) disp_snapshot <= fee_total;

refresh_tick由扫描模块产生，扫描时只读disp_snapshot。这样一个“快照”寄存器能把显示、金额更新这两个时钟域彻底隔开，不会出现某个数码管显示旧值、另一个显示新值的鬼影。扫描频率取1kHz即可，既省IO驱动压力，也满足无闪烁要求。

3.5 在testbench里模拟跑表

综合前先在仿真环境里验证计费逻辑。testbench里用固定周期产生speed_pulse，观察fee_total是否按预期跳变。一个能说明问题的激励是：产生100个脉冲，每脉冲间隔20ms，再等待100ms，最后打印金额。

initial begin clk_50m = 0; rst_n = 0; #100 rst_n = 1; repeat (100) begin #10 speed_pulse = 1; #10 speed_pulse = 0; #20; end #100 $display("fee_total = %0d", fee_total); end

这段激励并不复杂，但它能暴露三类常见问题：计数是否多打一个边沿、金额是否在阈值处多跳一次、等待计费是否在不该激活的时候激活。跑完仿真再上板，能省掉一半调试时间。

4. 原理图设计：从FPGA最小系统到传感器接口

4.1 FPGA最小系统与下载电路

市面上很多开发板可以直接拿来做原型验证，但完整的设计通常要求自绘原理图。最小系统看起来人人会画，真正决定项目成败的是电源、时钟和配置三个角落。Cyclone IV这类芯片需要内核电压1.2V和IO电压3.3V，每个电源脚都放一个0.1uF去耦电容，固定一个规格，避免同一颗芯片上出现三种不同封装。

时钟尽量选有源晶振，输出直接接专用时钟引脚，走线短而粗。下载电路建议同时保留JTAG和AS两种模式：JTAG用于调试，AS用于固化程序。EPCS配置芯片的DCLK在原理图上要拉一个10k上拉电阻，这个电阻在很多参考设计里会被漏掉，导致AS模式偶尔下载失败。

4.2 车速脉冲输入：传感器选型与接口电路

传感器输出不能直接进FPGA。最常见的方案是霍尔传感器A3144配合比较器整形，或者使用光电对管加施密特触发器（如74HC14）。原因在于传感器输出是开漏或集电极开路，波形边沿缓、幅度也不标准。先经过施密特触发器整形，再接一个RC低通或直接利用FPGA内部消抖，才能保证脉冲质量。

接口电路里要把输入引脚配置成弱上拉输入模式，FPGA的IO确实有类似ARM的推挽、开漏、上拉等可配模式，但这里的开漏指FPGA内部驱动器的类型，外部仍要按要求接上拉电阻，别和传感器那边的开漏输出混淆。

车速脉冲走线在PCB上要远离电机驱动线。图上看起来很近的两条平行走线，在实车环境里就可能耦合进几十伏的尖峰，轻则多计脉冲，重则打坏FPGA的IO。如果没法绕开，就在靠近FPGA一侧加一个RC滤波和TVS管。

4.3 显示与按键电路设计

六位数码管的驱动电流由段码电阻决定。共阴数码管段电流取10mA左右，限流电阻按(3.3V - V_led) / I_led计算，一般用220欧到330欧。位选如果直接由FPGA输出驱动，一次性点亮六位时峰值电流可能接近百毫安级，FPGA的IO承受不住，所以位选加PNP三极管阵列是更稳妥的画法。

按键输入要加上拉电阻到3.3V，按下时接地。这不是为了省电，而是为了让FPGA在按键松开时读到确定的电平，否则悬空输入会随机翻转。有些参考设计会在按键上并联0.1uF电容，RC时间常数约1ms，配合代码里的10ms消抖，效果足够。

4.4 原理图检查与PCB设计中的常见坑

大部分问题出现在画图和检查环节。Capture CIS多页原理图容易报ORCAP-11010“页码重复”，通常不影响仿真，但会干扰网表跨页连接，正确做法是进入Page Properties把Page Number逐页改唯一，再重新Annotate。AD20导出原理图PDF时只有部分区域，一般是打印范围选了“活动图纸”，改成“所有图纸”再导出就正常。

DRC检查时重点看两类：一是有没有悬空的输入脚，二是总线位宽和端口位宽是否一致。这两种错误在综合时经常只会给Warning，却能导致上板后行为完全不对。把原理图里的每个网络都核对一遍，能省下大量焊接后排查的时间。

5. 调参、标定与掉电保护：让计费系统真正可靠

5.1 用信号发生器做台架标定

上板之后第一件事不是接真实传感器，而是用固定频率方波模拟车速脉冲。一台信号发生器，或者手头FPGA开发板自己分频输出，都能胜任。若每公里脉冲数N=500，那么50Hz方波对应的理论车速是36km/h。跑10分钟累计30000个脉冲，理论里程60公里，再读取fee_total，误差应小于0.1%。

5.2 把计费参数做成寄存器并备到EEPROM

实测中标定会反复修改每公里脉冲数，与其重新综合，不如把MILEAGE_CNT_MAX、KM_FEE、WAIT_FEE全部从parameter改成寄存器，通过UART上位机或按键直接写入。FPGA的RAM断电即失，而计费系统在车辆断电时必须能恢复上次金额，所以外挂一个I2C EEPROM（AT24C02即可）。每次进入STOP态或金额跳变时把fee_total写入EEPROM，上电复位后读取并显示。EEPROM不需要额外驱动IP核，一个简单的I2C主机状态机即可实现。如果选用的FPGA带有内置Flash，直接使用非易失寄存器存储能省掉这颗芯片。

5.3 验证边沿条件：脉冲与暂停重叠

最容易被测试计划漏掉的是边界场景：司机按下暂停和脉冲到达同时发生。状态机里的状态更新和金额累加如果分别用两个always块，综合后就会在脉冲有效沿和按键事件同时到达时出现竞争。要消除这种竞争，按键事件也要做脉冲同步，并且状态跳转和金额累加使用同一份next_state判断，即在同一拍内完成转移与计数。写完这段逻辑，用testbench刻意让按键消抖输出和pulse_valid在同一周期拉高，观察5万次仿真是否有一次金额多算，这是一个简单而有效的回归用例。

边界场景处理完之后再做长稳测试：先拿50Hz跑半小时模拟长途，再拿2Hz模拟低谷时段慢速，最后做断电恢复测试。按这个流程标定完成后，50Hz与2Hz两个极端频率下的计费误差应均小于0.1%，这时换算系数就可以固化到EEPROM里作为量产参数。

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