华中科技大学计算机组成原理课程里那道“单总线CPU设计（变长指令周期3级时序）”，在头歌实验平台上属于比较压轴的一关。很多同学在这道题上耗掉一两周，原因不是不努力，而是把单总线想简单了：以为就是拿一根线把所有部件连通，剩下的事交给控制信号就行。我第一次做的时候也连续崩了几个晚上，最后才想明白，单总线CPU的关键约束不在于“连”，而在于“抢”。所有部件共用一条数据总线，同一时刻只能有一个设备把数据放上去，其他设备要么接收、要么高阻隔离；谁在什么时刻占用总线，必须由三级时序产生的机器周期和节拍脉冲精确控制。这篇文章不打算照抄实验指导书，而是站在做过一遍的人的角度，把单总线架构、变长指令周期和三级时序之间的关系拆开讲清楚，再把Logisim搭建、状态机设计和头歌调试里容易踩的坑串一遍。无论你是正在做华中科技大学的头歌实验，还是单纯想理解单总线CPU怎么跑起来，这篇内容都能给你提供不少实验文档里不会写的细节。
这个实验有一个非常有意思的点：指令周期不是定长的。MOV这类寄存器之间的传送可能一个机器周期就结束，ADD这类运算要把操作数先锁存进ALU内部再运算回写，LDA/STA涉及主存访问还要多占几个机器周期。不同指令长长短短，靠什么来统一管理？靠三级时序里的“机器周期+节拍”结构。每个机器周期包含固定数量的节拍，节拍是执行微操作的最小时间单位，而指令按自己的需求占用不同数量的机器周期，从而形成变长指令周期。下面我会分五个部分：先解释单总线为什么必须串行占用，再讲三级时序如何支撑变长周期，然后按Logisim数据通路的实际搭建顺序走一遍，接着把控制状态机的设计逻辑交代清楚，最后集中说头歌判定和调试中真实遇到的坑。看完你大概率能少走一半弯路。
1. 单总线CPU为什么是“一台机器、一条大动脉、一堆抢路的设备”
1.1 单总线的本质与多总线的区别
单总线CPU的核心特征，是寄存器堆、ALU、存储器、PC、IR、MAR、MDR这些部件全部挂在同一组数据线上。多总线CPU里，比如双总线或三总线设计，可以同时让两个源往两个不同的方向传数据，ALU的两个操作数甚至能并行到达。单总线不行，同一时刻总线上只能存在一个数据源的数据。换句话说，所有数据搬运动作必须被排成先后顺序，每次只能在总线上“放一个东西”。
很多人不理解为什么教学实验要选这种看起来很低效的结构。原因有三点：控制逻辑简单、硬件开销小、教学层次清晰。单总线把“数据从哪里来、到哪里去、何时允许流动”完全交给了控制信号，你不需要处理复杂的总线仲裁和多路并行冲突，适合用来把CPU的执行原理看明白。而且它的慢是有代价的：ALU想要两个操作数，一次总线传输只能送一个，另一个得先在内部锁存器里等着，等你把第二个送到，ALU才开始算。这是后面理解变长指令周期的一个非常重要的大前提。
1.2 高阻态与三态门：单总线实现的地基
既然同一时刻只允许一个源驱动总线，那么其他源就必须和总线“断开”。这个断开不是物理断电，而是让输出变成高阻态Z。高阻态下，输出引脚相当于被隔离，不会往总线上灌入任何电平，也不影响其他设备驱动总线。三态门就是干这个的：控制端为逻辑1时输出跟随输入，控制端为逻辑0时输出变成高阻。
在Logisim里实现三态驱动有几种办法：可以直接使用带“三态”属性的缓冲器，也可以把普通门设置为三态输出。更常见的是用Tunnel把控制信号引到各器件旁边，再让器件输出经过一个三态门接入总线。实际搭建时最容易犯的错，就是把多个输出直接接到总线上而没有加三态隔离，结果总线上一旦有两个源同时有效，Logisim会直接显示红色错误，仿真结果也会乱掉。这是个好现象，至少比默默输出错误数据强。另一个极端是全部输出都没使能，总线浮空，Logisim里会显示成深蓝色的“F”，程序读到的数据就是未知值。
下面的表格列出了单总线系统里常见的总线源和总线目标，搭建的时候可以对着检查：
| 总线源 | 典型使能信号 | 说明 |
|---|---|---|
| 寄存器堆 | RegDataOut | 寄存器数据输出到总线 |
| PC | PCOut | 程序计数值输出，取指和跳转用 |
| IR低8位立即数 | ImmOut | 指令中的立即数或地址字段送总线 |
| MDR | MDROut | 内存读出的数据送总线 |
| ALU结果 | ALUOut | 运算结果输出到总线 |
1.3 分时驱动的原则：源只能开一个，目标可以同时开多个
总线使用的一个重要原则是“源唯一、目标可多”。比如想把PC的值送到MAR，同时完成PC加一，可以在取指周期的第一拍打开PCOut和MARIn，这时候只有PC在驱动总线，MAR端接收总线上的数据。目标端允许同时多个接收，比如同一拍内可以让MAR、MDR、IR同时锁存总线上的同一个值，但通常没有这种需求。反过来，如果这一拍已经打开了R0Out作为总线源，哪怕只多打开一个MDROut，都会造成总线冲突。
我在Logisim里调试时遇到过一种隐蔽情况：寄存器堆内部为了省事，把输出始终接在总线上，没有加三态门。结果只要有一个寄存器输出使能，其他部件访问总线就会被这个寄存器“按住”，总线电平被强行拉到某个值，控制信号再怎么改变量也没用。所以检查时不要只看各功能模块对不对，还要逐个确认输出级的三态缓冲器是否都按设计工作。总线的独占性，是整套CPU设计里最底层、最容易被忽视的约束。
2. 变长指令周期是怎么“变”出来的：三级时序与节拍分配
2.1 三级时序的结构：指令周期、机器周期、节拍
三级时序，指的是指令周期被划分为若干个机器周期，而每个机器周期又被划分为若干个节拍。节拍通常用T1、T2、T3表示，是最小的定时单位；机器周期用C1、C2、C3表示，对应一次基本操作；一条指令从取指到执行完毕所经历的总时间叫指令周期。三级之间是严格的嵌套关系：一条指令由一个或多个机器周期组成，一个机器周期由若干个节拍组成。
为什么需要这种层级结构？因为CPU的微操作具有很强的时序依赖：有些动作必须先做，比如把地址送到存储器，然后才能读数据；有些动作必须等时钟沿到来才能锁存，比如寄存器的写入。如果没有层级节拍，直接用一堆逻辑电平去触发，整个电路会变成一锅粥。有了固定的节拍脉冲，每个微操作都能被安排在确定的“拍”上执行。
典型的取指周期是这样的：
| 节拍 | 总线源 | 总线目标 | 微操作 |
|---|---|---|---|
| T1 | PC | MAR | 把指令地址送到MAR |
| T2 | 存储器 | MDR | 存储器读数据到MDR |
| T3 | MDR | IR | 指令送IR，同时PC加一 |
可以看到，取指本身就要三个节拍，其中T1负责送地址，T2等待存储器读出数据，T3把读出的指令放入IR，并完成PC自增。这就是为什么说“三级时序是单总线CPU的时间骨架”：它给每个微操作都划定了时间窗口，不会出现两个微操作抢同一个节拍的情况。
2.2 不同指令为什么长短不同：执行周期的差异来自哪里
前面说过，单总线同一时刻只能有一个源。这个限制直接导致执行周期的长短跟指令的数据通路复杂度挂钩。
MOV Rd, Rs这种指令，执行周期可以非常短，只需要一个节拍就能完成：把Rs的值放到总线上，再让Rd接收。整条指令从取指到执行完毕，可能只需要一个机器周期的取指加一个机器周期的执行，执行部分甚至只有一拍。
ADD Rd, Rs这类ALU运算就麻烦了。ALU的两个操作数不能同时出现在单总线上，必须先送一个操作数到ALU的A端锁存器，再送第二个操作数到B端，运算结果另找机会回写到目标寄存器。整个过程至少需要三拍，甚至跨多个机器周期。
LDA和STA涉及主存访问，执行周期还要更长。地址要送到MAR，存储器要完成读写，数据要经过MDR中转。这些动作天然比寄存器运算多出好几个环节，指令周期自然变长。
下面这个表格是我在实验里常用的一组指令及其大致执行周期长度，方便对照：
| 指令 | 功能 | 执行环节 | 大约节拍数 |
|---|---|---|---|
| MOV Rd, Rs | Rd <- Rs | 一次总线传输 | 1 |
| ADD Rd, Rs | Rd <- Rd + Rs | 操作数A锁存，操作数B锁存，ALU运算回写 | 3~5 |
| LDA Rd, addr | Rd <- M[addr] | 地址送MAR，存储器读，MDR回写 | 3 |
| STA addr, Rs | M[addr] <- Rs | 地址送MAR，寄存器送MDR，存储器写 | 3 |
| JMP addr | PC <- addr | 地址送PC | 1 |
要注意的是，具体节拍数会因为你选用的寄存器堆、ALU结构不同而变化。核心思想是一样的：指令周期不是固定的，而是由“该指令到底要完成多少次总线传输和多少步内部运算”决定的。你设计的CPU必须能感知这些差异，并用控制状态机把不同长度的流程管理起来，这就是变长指令周期的本质。
2.3 “变长”不等于“混乱”：长度由机器周期数来体现
很多同学第一次接触变长指令周期会很慌，担心状态机会跳飞。其实变长指令周期和管理排队是一个道理：每个人办业务要的时间不一样，但窗口会一直按固定顺序服务。三级时序里的机器周期就是窗口的服务单元，每个机器周期固定三个节拍，办完一项业务就轮到下一项。指令A可能需要一个机器周期，指令B需要三个机器周期，状态机在完成指令需要的机器周期数后，统一跳回取指周期，开始下一条指令。
关键是要区分两个概念：一个机器周期内部的节拍数通常是固定的，而一条指令占用的机器周期数才是可变的。在这个实验里，三级时序的“三”体现在每个机器周期固定为三个节拍，而“变长指令周期”体现在不同指令使用的机器周期数量不同。理解了这层关系，后面设计控制状态机时思路会清晰很多。
3. Logisim数据通路搭建：寄存器堆、ALU和存储器怎么接总线
3.1 寄存器堆与总线的接法：先布总线，再挂设备
在Logisim里搭单总线CPU，我的习惯是先把顶部总线画出来，然后从上往下挂设备。总线本身用一根Wire就行，但所有挂在总线上的输出端都要经过三态门。寄存器堆是整个数据通路的中心，最好单独封装成一个子电路，或者至少把8个寄存器摆成一排，方便观察。
寄存器堆通常需要两组地址输入：读地址和写地址。读地址通过多路选择器从多个寄存器中选择一个输出，输出端再经过三态门进入总线；写地址通过译码器选通某一个寄存器的写使能。控制信号里必须有一个RegWrite，只有它有效时，总线上当前的数据才会被锁存到写地址对应的寄存器。
实际操作中，我建议先在子电路外面用开关手动控制读地址和RegWrite，验证寄存器堆本身能不能正确读写。如果寄存器堆没验证干净就接到总线上，后面一旦出错，根本分不清是寄存器的问题还是总线时序的问题。寄存器堆的输出三态门千万不要偷懒少加，否则整个总线基本没法用。
3.2 ALU不能同时吃两个源：操作数锁存器是必需品
单总线CPU的ALU连接方式和多总线CPU完全不同。多总线可以直接把两个寄存器输出端分别接到ALU的两个输入，但单总线同一时刻只有一个数据源，ALU的两个输入只能是“一个来自总线，另一个来自内部锁存器”。
常见的接法是给ALU的A端加一个A锁存器，B端直接接总线，或者反过来。运算时，第一个操作数先从总线进入A锁存器锁住，第二个操作数再由另一个寄存器送上总线，此时ALU完成运算，结果经过三态门再送回总线。由于A锁存器是内部结构，第一个操作数送完后总线就空了，可以被第二个操作数占用。整个过程可以这样安排：
- 节拍1：寄存器Rs数据放总线，打开A锁存器的锁存使能，把Rs锁进ALU_A。
- 节拍2：寄存器Rd数据放总线，同时ALU执行运算，运算结果暂存到内部结果寄存器。
- 节拍3：内部结果寄存器把结果放总线，写入Rd。
实际实现时有的同学会省略结果寄存器，直接把ALU输出接三态门送总线，这也行，但要小心时序竞争：总线上的第二个操作数还在稳定时，ALU结果可能已经悄悄冒出总线，造成冲突。稳妥起见，中间加一个结果锁存器，能大幅降低调试难度。
3.3 MAR、MDR与内存读写通路：地址必须锁存，数据需要中转
内存访问在单总线CPU里比想象中麻烦，因为地址线和数据线不能同时占用总线。解决办法是MAR和MDR两个专门寄存器。MAR负责锁存地址，它从总线拿到地址后，存储器地址引脚就一直保持这个地址；MDR负责作为数据中转站，往内存写数据时先写到MDR，再从MDR写入存储体。
读内存的流程大致是：地址从总线送入MAR，然后使能存储器读，存储器把对应地址的数据送到MDR，最后MDR数据放总线，目标寄存器接收。写内存则是：地址先送MAR，寄存器数据放总线后进入MDR，再使能存储器写，把MDR内容写入存储体。
这里有个很常见的错误：读内存时直接让存储器数据引脚接总线，没有经过MDR。看起来好像能少一步，但内存读数据是有延迟的，而且地址还没稳定时，存储器输出可能是随机数据，直接上总线会把其他数据源冲掉。实验指导书反复强调MAR和MDR的重要性，不是形式主义，而是单总线CPU稳定运行的必需品。我在调试LDA指令时遇到过数据一会儿对一会儿错的情况，最后就是加上MDR锁存才彻底解决。
4. 控制状态机：如何把“变长”翻译成一条条状态转换
4.1 先定指令集和编码：操作码决定了状态机的“分支依据”
设计控制状态机之前，必须先确定指令集和指令格式。这个实验通常会要求实现一批数条指令，指令一般编码成16位：高8位是操作码，低8位是地址或寄存器编号。操作码负责决定这条指令要做什么，也决定了它需要多少个机器周期。
可以按功能把指令分成四类：寄存器传送类、ALU运算类、内存访问类、跳转类。寄存器传送类最快，ALU类稍慢，内存访问类最慢，跳转类视条件是否满足而不同。控制状态机要依据操作码和当前所处机器周期，决定是继续下一个机器周期还是直接回到取指周期。
4.2 状态划分：取指、执行、访存、写回
状态机的经典做法是设置几个有限状态，每个状态对应一个机器周期。例如：
| 状态 | 含义 | 主要动作 |
|---|---|---|
| S_FETCH | 取指周期 | PC送MAR，存储器读，指令送IR，PC加一 |
| S_EXEC1 | 执行周期第一段 | 按操作码决定：寄存器送ALU锁存器，或地址送MAR |
| S_EXEC2 | 执行周期第二段 | ALU操作，结果暂存 |
| S_WRITEBACK | 写回周期 | 结果或内存数据写回目标寄存器 |
状态之间的跳转就是“变长”的实现关键。MOV类指令走到S_EXEC1后，如果已经把寄存器值送目标，就可以直接跳回S_FETCH；ADD类指令还要经过S_EXEC2和S_WRITEBACK；LDA/STA类指令在S_EXEC1之后还要进入额外的访问内存状态，再回取指。
用一个2位计数器或状态寄存器作为机器周期编号，配合操作码译码，就能决定当前状态结束后跳转到哪里。比如设计一个“结束信号END”，它在“当前状态是S_WRITEBACK且指令是ALU类”时为真，或者在“当前状态是S_EXEC1且指令是MOV类”时为真。只要END为真，状态机就回到S_FETCH；否则继续走下一段。
4.3 提前结束状态：不要让所有指令都走完全部阶段
新手常犯的一个错误，是让状态机固定循环S_FETCH -> S_EXEC1 -> S_EXEC2 -> S_WRITEBACK，不管什么指令都走一遍。这样虽然电路稳定，但MOV指令多走了两拍，LDA指令又可能不够用，完全违背了变长指令周期的设计要求。
正确的做法是根据操作码“早停早走”。比如MOV指令在S_EXEC1完成后就产生END信号，直接回到S_FETCH；ADD指令在S_EXEC2再产生END信号；LDA/STA在访问内存完成后的一个专用状态产生END信号。实现上就是一组组合逻辑：通过对操作码译码得到“该指令需要几个机器周期的表”，然后比较当前周期号是否达到表中数值，达到就置END。
我实际工作时，会把每条指令所需机器周期数画成一张状态转移表，再翻译成控制逻辑。下面的例子是常见的控制方程思路：
- MARIn = S_FETCH·T1 + S_EXEC1·(LDA|STA)
- IRIn = S_FETCH·T3
- PCIn = S_FETCH·T3 + JMP·S_EXEC1 + (BZ·S_EXEC1·Z)
- ALUOut = S_EXEC2·T3
- RegWrite = MOV·S_EXEC1 + ALU类·S_WRITEBACK + LDA·S_WRITEBACK
控制信号不要试图用一大块组合逻辑硬堆，应该按状态先分组，再在每个状态下按节拍细分。调试时也能更快定位是哪一拍的问题。
4.4 条件跳转的状态处理：PC的自增和跳转要分开
条件跳转是变长指令周期里最容易出bug的地方。如果不加区分，条件跳转和普通指令都执行“PC加一”，那么即使跳转条件成立，PC先自增了，再把跳转地址写进PC，最终PC会被覆盖成跳转地址，看似没影响。但如果跳转条件不成立，PC已经加了1，那没问题。真正的问题是：如果跳转地址写入PC和PC自增发生在同一个周期，或者自增逻辑没有按节拍控制好，结果就会变成跳转地址加1或者把PC改成错误值。
我的处理办法是把PC自增严格留在取指周期T3完成，跳转地址写入PC则放在执行周期的一个独立节拍。两个动作在不同机器周期不同节拍，互不干扰。条件跳转还要把标志寄存器的Z、N信号引到控制逻辑里，只有条件满足时才产生PCIn信号，否则什么都不做，直接进入下一条指令的取指周期。总之，PC的操作一定是整套CPU里时序最敏感的部分，宁多一个状态，也不要省那半拍。
5. 头歌实验验证与调试避坑实录
5.1 别急着总装：先分模块验证，再跑整机
我见过太多同学一上来就画完整CPU，结果一运行全是红叉，只能对着密密麻麻的连线和tunnel发呆。正确做法是先分模块单独验证。寄存器堆用一个独立的测试面板，手动控制读写地址和使能信号，确认每个寄存器都能正常写入和读出；ALU用常数输入测试每种运算结果；存储器单独挂到地址和数据总线上，确认能读写。模块都干净后，再连成完整数据通路，最后才接控制状态机。
分模块验证还能帮你判断问题出在硬件结构还是控制信号上。如果手动控制信号时总线数据正常，一接状态机就乱，说明控制状态机的节拍或信号组合有问题；如果手动控制都读不出正确数，那就是数据通路本身的接线问题。这个分类排查的思路能省掉大量盲目的追线工作。
5.2 总线冲突与浮空：看到红点和蓝点先别慌
Logisim里总线状态非常直观：红点表示两个以上源同时在驱动总线，蓝点表示总线浮空。这两种情况在调试初期几乎是必现的。
红点通常是三态门使能控制写错了，或者某个设备输出端少加了三态门。排查方法是把时钟停掉，手动把每个三态门的使能信号一个个拉高，观察总线上是否只有当前使能为高时才有数据。如果有两个信号拉高后总线同时变化，就说明它们都被接到了同一个三态门控制位，或者某个设备的三态门失效了。
蓝点表示总线上没有任何有效驱动。这通常发生在某个节拍打开了接收端，但忘了打开发送端。比如你设了MARIn，却没有在同一个节拍打开PCOut或ImmOut，MAR锁存的就是浮空值，之后所有内存访问都会乱掉。调试时可以逐拍检查：每个节拍至少应该有一个总线源有效，否则接收端读到的就是垃圾。
5.3 寄存器写入时机：上升沿之前要保证数据已经稳定
Logisim里的寄存器等存储元件一般是上升沿触发。写入时，数据必须在时钟上升沿到来前已经稳定出现在输入端，这就是建立时间要求。很多人只关注“写使能打开了没有”，却忽略了数据是否已经先一步出现在总线上。
一个最典型的错误是在同一个节拍同时打开“源输出”和“目标寄存器写使能”。表面看逻辑上没错，但逻辑门和线延迟会导致目标寄存器在时钟上升沿到来时，看到的总线数据可能还是上一个周期的旧值，于是写入错误数据。稳妥的写法是让寄存器写信号产生在节拍靠后的位置，或者直接使用一个额外的小状态来完成写回，确保数据建立时间足够。如果你用单步时钟按钮测试时数据正确，连续自动运行时偶尔出错，多半就是建立时间或竞争问题。
5.4 条件分支指令在头歌测试里翻车的三个隐藏原因
头歌实验的自动评测不会只跑一条指令，它会用连续的程序流来检查CPU整体行为。条件分支指令在这种连环测试里最容易翻车，我总结过三个高频原因：
第一，标志位Z没有在ALU运算结束后及时更新，而是滞后一拍，导致条件跳转判断用了旧标志位。解决方法是让标志寄存器与运算结果同步锁存，并且在条件跳转状态里必须使用当前周期刚更新的标志。
第二，JMP和BZ指令在跳转成功后，取指周期仍然会执行PC加一，把刚写入的跳转地址再加一。这个问题前面提过，解决方式是把PC自增严格限定在普通指令的取指周期，跳转地址写入PC时不能让PCIn同时自增。
第三，立即数地址扩展错误。指令低8位如果是有符号地址，送到MAR前要做符号扩展；如果是无符号地址，则要做零扩展。扩展方式不一致，会导致程序跳转到错误地址。这个错很难肉眼发现，我在头歌评测里栽过一次，后来把内存初始数据和预期跳转结果逐字节列出来比对才查出来。
5.5 调试顺序和工具技巧
最后分享一套我在这个实验里验证有效的调试顺序。第一步，用单步时钟跑一条MOV指令，检查取指周期PC是否+1，IR是否锁存到正确操作码。第二步，跑一条寄存器传送指令，确认目标寄存器写回正确。第三步，跑一条ALU运算指令，重点观察A锁存器、总线第二操作数和ALU结果三者节拍是否错开。第四步，跑LDA/STA，验证MAR锁存和MDR中转。第五步，跑JMP和条件跳转，把标志位和PC自增的时序单独抠出来测。
工具方面，我习惯把控制信号通过Tunnel集中引到电路面板旁边，排列成一颗“信号灯矩阵”。这样单步执行时，一眼就能看到每个节拍哪些信号亮了。发现异常时按节点暂停，对照预设计的控制信号真值表检查是哪一拍多亮或者少亮。这个“信号灯”面板一开始搭建要多花十几分钟，但后面调试省下的时间完全值得。
在头歌平台上提交前，我会额外做一件事：把评测要求里的机器程序逐条翻译成预期的寄存器/内存变化表，CPU全速连续运行完程序后，逐项核对寄存器值和内存值。不要只看“评测通过了”就收工，有时候侥幸通过只是因为测试样例没覆盖到错误路径。按预期值检查这一步虽然繁琐，但能帮你把CPU设计里的隐藏Bug提前暴露掉，真正理解为什么这个实验要求你做单总线、变长指令周期和三级时序。
