H6261S 150V宽压6.5A DCDC降压设计与布局

手上有个 72V 电池组要降到 5V 给控制板供电，你第一反应是什么？拿 LDO 顶？(84-5)×6.5 的功耗能直接把封装烧穿，连散热片的钱都省不下来。这种场合必须上 150V 耐压的 DCDC 降压芯片，惠海原厂的 H6261S 就是瞄着这一类工况做的：8V 到 150V 的宽压输入范围，输出可做 5V 或 12V，标称 6.5A 电流能力，卖点是外围精简、低纹波、动态响应好。我第一次拿到这类参数的时候是有点怀疑的——150V 耐压还能做到 6.5A，要么是内置 MOS 的 die 面积给得很足，要么这 6.5A 是短时峰值而不是长期满载。后面把手册翻了几遍、又在几块板子上跑过负载阶跃和满载温升，才算把它能吃多少、该怎么用摸清楚了。

这篇文章写给两类人。一类是做电动车控制器、电动工具、48V 通信电源、工业仪表的硬件工程师，正在被高压差降压的发热和纹波折腾；另一类是刚上手开关电源，想搞明白为什么选 Buck 不选 LDO、电感电容到底怎么算、PCB 上哪些线不能乱走。我不会只复述参数表，会把选型逻辑、电感电容的手算过程、布局约束、故障排查表都摊开讲，参数表里没写的那些边界条件也会一并说清楚。

1. 从选型说起：8-150V 宽压输入到底解决了哪些真实问题

1.1 为什么"耐压 150V"不是一个虚标参数

耐压选型这件事，新手最容易犯的错就是照着标称电压选。48V 系统就选 60V 芯片，72V 系统就选 80V 芯片，结果样机一上电就炸。原因在于"标称电压"和"芯片实际要承受的电压"是两码事。

拿 20 串锂电池来说，标称 72V，满充电压是 4.2V×20 = 84V，这还只是静态。充电器在恒压阶段输出可能到 84.5V，电池组在充电瞬间由于线束电感和接触电阻，开关机时还会叠加几十伏的尖峰。再算上电机反电动势回灌、负载突降（load dump）这类瞬态，母线上出现 100V 以上的电压完全正常。按行业里比较保守的做法，功率器件耐压至少要取最大工作电压的 1.5 到 2 倍，84V 的系统乘以 1.8 就是 151V——150V 耐压的器件正好卡在这条线上，再低一档（比如 100V）就没有裕量了。

所以 H6261S 的 150V 耐压不是拿来凑参数的，它刚好覆盖了 60V 和 72V 这两个出货量最大的电动两轮车电压平台，同时还能向 48V 通信、光伏板输出侧、高压工业母线延伸。8V 的最低输入电压设计得也很讲究：12V 系统在冷启动或者电池深度放电时，母线可能跌到 9V 甚至 8V 出头，如果芯片的启动门限卡在 10V，系统就会在低压时反复重启，用户体验非常糟。8V 下限意味着 12V 铅酸、12V 锂电、24V 系统掉电瞬间都能继续供出 5V 逻辑电，这个细节在参数表上不起眼，实际用起来差别很大。

1.2 8V 下限与 6.5A 输出能力的实际意义

6.5A 这个数字，换算成功率更能说明用途。5V 输出时是 32.5W，12V 输出时是 78W。32.5W 能带什么？一块树莓派级别的单板计算机、四路 USB 快充口、一组舵机加控制板、一块 7 寸以上 TFT 屏加背光、一个中等功率的直流电机驱动模块。78W 的想象空间更大，12V 6.5A 足够驱动小型工控机、多路电磁阀、中大功率步进驱动、车载功放的一部分负载。

这里要提醒一句：78W 是芯片标称能力的上限，能达到不代表容易达到。150V 耐压的内置功率 MOS，通态电阻天然比 30V 器件大一个量级，12V 满 6.5A 输出时芯片内部的损耗是要认真算的，后面第 5 章会把效率账算给你看。我的经验是，5V/6.5A 的工况比较从容，12V/6.5A 更适合定位成"峰值能力"或者"输入输出压差较小"的场景（比如 24V 降到 12V），如果真要长时间满载，散热设计必须先做到位。

至于为什么是 6.5A 而不是整数 5A 或 6A，这类非整数值往往是芯片限流点和热限制共同确定的结果。限流门槛通常设得比标称电流高 20% 到 30%，标 6.5A 意味着实际过流保护点在 8A 附近，短时浪涌（比如电机启动、电容充电）时不会误触发，这种留白是给用户设计的，不是参数表写错了。

1.3 与 LDO、隔离电源的方案取舍

高压差降压的第一步决策不是选哪颗芯片，而是选哪种拓扑。84V 降到 5V 的场合，LDO 可以直接排除：假设输出 6.5A，LDO 上的功耗是 (84-5)×6.5 ≈ 513W，连想都不用想。哪怕电流只有 50mA，功耗也有 4W，TO-220 封装照样烫手。LDO 的价值在低压差、低噪声、无开关干扰的场合，压差最好控制在 1V 以内，超出这个范围就该换开关电源。

那隔离不隔离？这取决于系统需不需要电气隔离。如果只是给板上逻辑和驱动器供电，共地系统用非隔离 Buck 最省成本和体积。如果输出侧要接人体可能触碰的接口、或者要给通信总线做隔离供电、或者输入侧本来就是高压直流母线需要安全隔离，那就得上反激或者隔离型变换器。隔离方案的成本和体积通常是非隔离方案的 2 到 4 倍，变压器、光耦、次级整流、环路补偿都是额外开销，能不做就不做。

H6261S 属于第二行，非隔离 Buck。标题里"外围精简"的分量，正是相对反激和隔离方案说的——一个电感、几颗电容、两个反馈电阻就能出 5V，布板面积能压到很小。

2. H6261S 核心架构与外围元件深度拆解

2.1 Buck 拓扑的工作过程与关键波形

把开关电源拆开看，骨架其实就三件事：一个开关把能量切成脉冲、一个电感把脉冲变平滑、一个电容把电感送来的能量存住再吐给负载。Buck 的两个工作阶段可以用最直白的方式理解。开关导通时，输入端通过电感和负载连起来，电感两端承受 (Vin - Vout)，电流线性上升，同时给输出电容充电、给负载供电；开关关断时，电感电流不能突变，它需要一个续流回路，电流通过续流二极管（非同步）或者低边 MOS（同步）继续流向负载，电感两端电压变成 -Vout，电流线性下降。

在连续导通模式（CCM）下，电感电压在一个周期内的伏秒平衡决定了占空比：D = Vout / Vin。48V 输入降到 5V，D 大约 0.104；24V 降到 12V，D = 0.5；150V 降到 12V，D 只有 0.08。占空比越低，高边开关的导通时间越短、开关损耗的相对占比就越高，这就是为什么高压差场合的效率总是不如低压差好看。

需要重点关注的波形有三个。第一个是 SW 节点电压，理想情况下是 Vin 和 0 之间跳变的方波，实际会有振铃，振铃幅度和频率跟寄生电容、寄生电感有关，是 EMI 的主要源头。第二个是电感电流，直流量是 Iout，交流量是三角波纹波，峰值等于 Iout + ΔIL/2，这个值决定电感会不会饱和。第三个是输出电容上的电压，也就是纹波本身，由容性分量和 ESR 分量叠加而成。把这三个波形在示波器上同时抓住，一颗芯片的工作状态基本就透明了。

2.2 电感、输入输出电容的选型逻辑与计算

电感是 Buck 里唯一没法用硅片集成、必须外置的大件，选对了方案就成功一半。电感的取值由允许的电感电流纹波决定，行业里通常把纹波电流取成输出电流的 30% 到 40%，这个区间是效率、纹波、瞬态响应三者的折中：电感大，纹波小但体积大、瞬态响应慢；电感小，响应快但纹波大、峰值电流高。

计算公式如下，注意单位统一：

L = Vout × (1 - D) / (fsw × ΔIL) 其中 D = Vout / Vin，ΔIL = 纹波系数 × Iout

以 48V 输入、5V 输出、6.5A 负载、开关频率取 150kHz 为例：D = 5/48 ≈ 0.104，取纹波系数 0.3，则 ΔIL = 1.95A，代入得 L = 5 × (1-0.104) / (150000 × 1.95) ≈ 15.3μH。实际选型往上取标准值 22μH，纹波会降到约 1.36A，代价是电感体积略大、负载阶跃时输出电压的下冲会深一点。

电感的两个隐藏参数比电感量更容易翻车。一个是饱和电流 Isat，必须大于电感峰值电流 Iout + ΔIL/2，本例是 6.5 + 0.68 ≈ 7.2A，再留 30% 裕量就该选 10A 以上的型号。另一个是直流电阻 DCR，它直接决定电感的铜损 Iout² × DCR，6.5A 下 DCR = 20mΩ 就是 0.85W 的损耗，长期满载时这部分热量不能忽略。选屏蔽式电感还能顺带压一压辐射。

输出电容的任务是把电感纹波电流"接住"，纹波电压由两部分组成：

ΔVout ≈ ΔIL × ESR + ΔIL / (8 × fsw × Cout)

还是上面的例子，要求总纹波不超过 50mV。陶瓷电容的 ESR 很小，两颗 47μF/25V X7R 并联后 ESR 大约 5 到 10mΩ，ESR 项贡献约 10 到 20mV。剩下 30mV 留给容性项，反推 Cout = 1.95 / (8 × 150000 × 0.03) ≈ 54μF，实际用 2×47μF 就有 94μF 标称值。但要注意陶瓷电容的直流偏压效应——标称 47μF 的 1210 X7R 在接近额定电压下工作，实际容量可能只剩 50% 到 70%。所以选耐压时不要贴着工作电压选，5V 输出用 25V 或 50V 规格就足够，反而能保住容量；12V 输出建议用 50V 规格，两颗甚至三颗并联。

输入电容常被新手忽略，却是高压输入场合最容易出问题的地方。输入电容要承受的是开关管导通瞬间的脉冲电流，其有效值可以估算为：

Irms_in ≈ Iout × sqrt(D × (1 - D))

48V 转 5V 时 D ≈ 0.104，代入得 Irms ≈ 6.5 × 0.305 ≈ 1.98A。这个电流需要由输入电容提供，所以单颗小容量的 MLCC 顶不住，通常要 3 到 4 颗并联来分担纹波电流。更要命的坑是耐压：输入最高 150V 时，输入电容的额定电压至少要选 200V，用 100V 的电容上去就是直接击穿。很多人算容量算得很仔细，最后栽在耐压这一行上。

2.3 反馈网络、EN 分压与软启动设置

输出电压由反馈分压网络决定，公式很朴素：

Vout = Vref × (1 + R1 / R2)

H6261S 的具体基准电压要以官方数据手册为准，不同批次的国产芯片在这一项上差异不小。按同类宽压 Buck 芯片的常见做法，Vref 多在 0.6V 到 1.0V 之间，下面以 0.8V 举例说明算法。要出 5V，需要 R1/R2 = 5/0.8 - 1 = 5.25，取下电阻 R2 = 10kΩ，上电阻 R1 = 52.3kΩ（E96 标准值）或者 51k + 1.3k 串联；要出 12V，R1/R2 = 14，R2 = 10kΩ 时 R1 = 140kΩ。

两个反馈电阻的精度直接影响输出精度，建议用 1% 的薄膜电阻，温度系数 100ppm/℃ 以内。取样点必须从输出电容的正端引，而不是从电感后面直接拉线——电感之后的节点还带着完整纹波，从那里取样会让环路把纹波"放大"反馈回去，输出反而更差。

EN（使能）脚通常接一个分压网络，用来设定最低启动电压，也就是欠压锁定（UVLO）。比如希望输入高于 12V 才启动、低于 10V 就关断，就按 EN 脚的门限电压（常见 1.2V 或 1.5V）配两个电阻。分压电阻不要取太大（不要超过几百 kΩ），否则 EN 脚的漏电流会造成门限漂移；也可以加一颗小电容到地，滤掉上电瞬间的抖动。UVLO 设得好，电池深度放电时系统会自动停机保护，而不是在低压区反复启动打嗝。

软启动用来限制上电时给输出电容充电的浪涌电流。如果输出端挂了大容量的电解电容或者负载本身是大容性，硬启动会让电感电流瞬间冲到限流点，表现为输出电压爬升时出现台阶甚至打嗝。芯片内置软启动的，按手册配一颗小电容即可；如果内置的软启动时间不够，可以在 EN 脚上加 RC 网络，人为拉慢使能电压的爬升速度，效果一样。

2.4 外围"精简"背后的集成度取舍

"外围精简"这四个字，拆开看是三块集成：功率开关集成进芯片、环路补偿集成进芯片、自举和驱动电路集成进芯片。集成的好处是全写在明面上的——少一个外置 MOS 就少一份选型、少两个驱动电阻、少一段驱动走线，BOM 表短了，布板面积小了，出错概率也低了。

代价也是明面上的。第一，开关频率被固定死了。你要是想在效率和体积之间再调一调，没有外部 RT 电阻给你拧，只能换型号。第二，损耗集中在芯片内部。外置 MOS 方案可以把热量分散到两块铜皮上，集成方案的所有开关损耗和导通损耗都集中在封装里，靠引脚和焊盘往 PCB 上传，所以散热铜皮必须给足。第三，环路补偿固定意味着输出电容的容值和 ESR 有一定范围要求，你换一批电容，响应特性可能就变了。

我个人的判断是：30W 以内的场合，集成方案基本无脑选，省下来的布板面积和调试时间远超那点效率差距；超过 50W 且要长期满载，就要认真评估散热，必要时改用控制器 + 外置 MOS 的方案，把热量摊开。这不是哪个方案更好，而是哪个方案更匹配你的功率等级。

3. 从需求到打样：完整设计流程与参数计算实录

3.1 需求定义与工况假设

为了把流程讲清楚，这里设定一个具体的工况，后面所有计算都围绕它展开，你可以直接替换成自己的参数复现这套流程。

输出电流故意没有拉到 6.5A，原因是这个系统是长时间工作的，按 5A 设计能让温升和效率都落在舒服的区间，6.5A 留给瞬时浪涌。做产品的时候，"标称能力"和"设计工作点"分清楚，是一个很省心的习惯。

3.2 电感与电容的手算过程

先定纹波系数取 0.35，比前面的 0.3 稍大，因为输入电压高、占空比小，稍大的纹波对快速响应有利。

最恶劣的工况在哪里？电感纹波电流在占空比接近 0.5 时最大，本例的输入范围 30V 到 84V 都会让 D 小于 0.5，所以要看哪一头纹波更狠。D 的计算：84V 输入时 D = 5/84 ≈ 0.06，30V 输入时 D = 5/30 ≈ 0.167。电感量公式里 (1-D) 这一项，D 越小则 (1-D) 越大，所以 84V 输入时电感电流纹波最大。

84V 输入：ΔIL = Vout × (1 - D) / (fsw × L) 取 L = 22μH，ΔIL = 5 × 0.94 / (150000 × 22e-6) ≈ 1.42A 峰值电流 = 5 + 0.71 = 5.71A

电感选型要求：电感量 22μH，饱和电流 ≥ 8A（留 40% 裕量），DCR 尽量小于 25mΩ，屏蔽结构。这几个条件一卡，基本就是常见的 12×12mm 或 13×13mm 一体成型电感。

输出电容按前面那套算：纹波 50mV，ESR 项假设 15mV，容性项 35mV，Cout ≥ ΔIL / (8 × fsw × 0.035) = 1.42 / (8 × 150000 × 0.035) ≈ 34μF。考虑偏压降容，取 2×47μF/50V X7R 并联，标称 94μF，降容后约 60μF，安全。如果实测纹波压不下去，可以再加一颗 10μF 的小容值高频电容紧贴输出端，专门吸收高频分量。

输入电容的耐压必须按最高输入 84V 往上取一档，选 100V 不够保险（84V 已经贴着额定了），建议 200V 规格。容量上，输入纹波电流 Irms ≈ 5 × sqrt(0.06 × 0.94) ≈ 1.19A，用 3 颗 4.7μF/200V 的 1812 封装并联即可，同时并一颗 100μF/100V 的电解电容做低频储能。

3.3 PCB 布局的六个关键约束

布局在开关电源里不是"尽量做好"的加分项，而是能不能工作的门槛项。下面六条是踩过坑之后总结的硬约束。

• 输入陶瓷电容必须紧贴芯片的输入脚和地脚，走线长度控制在几毫米内。这颗电容负责给开关管提供瞬态电流，离得远，寄生电感就会把它的作用抵消掉，SW 节点振铃会明显加剧。
• 热环路面积做到最小。所谓热环路，是指输入电容正端 → 芯片输入脚 → 内部开关 → SW 脚 → 续流回路 → 地 → 回到输入电容负端这一整圈。这一圈围出的面积越大，辐射越强、振铃越大。把这几段线走短、走宽、贴在一起，比加什么磁珠都管用。
• SW 节点的铜皮要小。它是整个板子上 dv/dt 最高的点，铜皮越大天线效应越强。够过电流就行，别贪大。
• 反馈分压网络远离 SW 节点和电感，走线尽量短，取样点从输出电容正端单独拉一根细线过去。反馈走线是 mV 级的小信号，被 SW 一耦合，输出就会带着噪声。
• 电感不要放在芯片正下方或紧贴芯片，磁场耦合会干扰内部比较器，也可能烧掉邻近的细走线。
• 散热铜皮要给足。把芯片底部的散热焊盘通过过孔阵列连到背面的大铜皮上，过孔要填实或者盖油，数量 9 个以上，孔径 0.3mm 级别。顶部也可以留一块铜皮开窗上锡辅助散热。

晶圆级封装或者底部带散热焊盘的芯片，最容易犯的错是底部过孔没打够。芯片的热基本全靠这个焊盘往下传，过孔少一半，热阻就翻一倍。

3.4 上电调试与测试曲线记录

第一次上电别直接加满 84V、别直接带满载。我的标准流程是这样：先用可调直流源设到最低工作电压（比如 15V），限流设到 100mA，看空载输出是否正常；正常后再逐步升压到 84V，观察空载输出和芯片温度；然后加 1A 负载，看输出是否跌落、SW 波形是否干净；最后再上 5A 满载，用热像仪或者热电偶盯住芯片表面温度。

实测记录里我比较关注这四组数据。第一组是不同输入电压下的效率曲线，30V、48V、60V、84V 各测一次，画出效率随负载的变化。第二组是输出纹波，示波器用 20MHz 带宽限制、AC 耦合、弹簧地线（不能用长鳄鱼夹，否则量到的全是环路耦合的噪声），看纹波的峰峰值和频率成分。第三组是负载阶跃响应，用电子负载从 1A 跳到 5A，边沿尽量快，看输出电压的跌落深度和恢复时间。第四组是满载温升，连续跑 30 分钟以上，等温度不再上升再记录，热时间常数通常有几分钟，跑两分钟看温度是没有意义的。

每次调试记录都存成表，换元件、改布局之后对比着看，比凭印象判断靠谱得多。很多"这颗料不行"的结论，其实是布局没调好背的锅。

4. 低纹波与动态响应的机理与优化手段

4.1 输出纹波的三个来源与压制方法

低纹波是 H6261S 主打的卖点之一，但"芯片低纹波"和"你的板子低纹波"是两回事。输出纹波可以拆成三个来源，各自的压制手段完全不同。

第一个来源是电感纹波电流在输出电容 ESR 上产生的压降，ΔV_esr = ΔIL × ESR。这部分和容值无关，只和 ESR 有关，所以对付它的唯一办法是用低 ESR 电容——陶瓷电容的 ESR 是毫欧级，钽电容是几十毫欧，电解电容动辄几百毫欧甚至几欧。同一套电路，把输出电解换成 MLCC，纹波可能直接掉一个数量级。

第二个来源是电容的充放电本身，ΔV_c = ΔIL / (8 × fsw × Cout)。它只和容值、频率有关，容值翻倍，纹波减半；开关频率翻倍，纹波也减半。所以芯片频率高对低纹波是有利的。

第三个来源最容易被忽略，是 SW 节点振铃通过寄生路径耦合到输出的高频尖刺，频率在几十 MHz 量级，幅值可能只有几十毫伏但很尖。这类纹波用增大电容治不好，只能从布局下手：缩小热环路、SW 铜皮做小、必要时在 SW 节点加 RC 吸收网络或者在输出端加一颗小容值高频电容对地。

顺便说一个容易混淆的概念。Cuk 拓扑的输入和输出电流都是连续的，天生具备低纹波特性，它的能量靠电容传递，电感放在两端做滤波。而 Buck 的输入电流是脉冲的、输出电流靠电感续流相对平滑，两端纹波特性刚好反过来。理解了这一点，你就能明白为什么 Buck 的输入电容比输出电容更"难伺候"：输入侧要承受脉冲电流，输出侧只要接住三角波。

4.2 负载阶跃响应的改善路径

动态响应好不好，本质上是环路带宽够不够快，以及输出电容的储能够不够撑过环路反应的那段时间。负载从 1A 突跳到 5A 时，输出电容要先"垫付"这 4A 的差额，直到电感电流爬上来。这段时间里输出电压会往下掉，掉多少取决于：环路带宽（带宽越高，电感电流爬升越快）、输出电容的容值（容值越大，同样电荷量下压降越小）、ESR（ESR 越大，瞬时压降越深）。

改善手段按效果排序。加输出电容最直接，但要注意加的是陶瓷还是电解——电解的 ESR 大，对瞬时压降帮助有限，还可能在环路里引入一个低频零点。加前馈电容（从反馈上电阻并联一颗小电容到反馈脚）能明显改善高频段的相位裕度，代价是低频增益略微下降，容量一般取几十皮法到几百皮法，需要实测微调。降低电感量能让电流爬升更快，但纹波会变大。如果芯片支持模式选择，强制 PWM 模式在轻载时的动态响应比跳周期模式好得多，代价是轻载效率下降。

4.3 环路补偿、前馈电容与电容 ESR 的相互作用

环路补偿是开关电源里最玄乎的一块，但有一条经验法则很好用：输出电容的 ESR 零点，是决定环路能不能做的关键。陶瓷电容的 ESR 极小，零点频率很高，环路里能用的相位裕度就少，所以用全陶瓷电容做输出时，芯片内部往往会用内部补偿网络配一个低频零点来兜底，这也是"外围精简"的来源之一——它替你把补偿做完了。

换成电解电容，情况反过来。电解的 ESR 大，零点频率低，可能落在交越频率附近，这时候如果还用原来的内部补偿，相位裕度反而会变小，表现为负载阶跃时输出出现过冲和振铃。所以手册里如果写了"推荐输出电容范围"或者"ESR 范围"，那不是在为难你，而是在给环路划安全区。换料之前翻一翻这一条，能省不少返工时间。

还有一个细节值得提：陶瓷电容在低温下容量会下降，电解电容在低温下 ESR 会飙升。产品要过低温测试的话，最好在 -20℃ 或者 -40℃ 环境下再跑一遍负载阶跃，常温表现好不代表低温也稳。

5. 常见问题速查与踩坑记录

5.1 上电、带载、发热类故障排查表

这张表覆盖了我见过的八成故障，剩下的两成基本要落到"具体布局具体分析"，但排查思路是一样的：先量关键节点电压，再看关键波形，最后才动电路参数。很多新手卡在第三步之前就开始瞎换料，浪费时间。

5.2 效率与热设计的关键数据

效率这件事，最好的办法是分项算损耗再验证。以 24V 输入、12V 输出、5A 负载为例做一次估算（这里的器件参数按常见 150V 工艺的典型值假设，实际以手册为准）。

输出功率 Pout = 12 × 5 = 60W 导通损耗（同步方案，Rdson = 0.1Ω）： D = 12/24 = 0.5 P_cond = Iout² × Rdson × 1 ≈ 25 × 0.1 = 2.5W 开关损耗（上升+下降时间共 60ns）： P_sw = 0.5 × Vin × Iout × (tr+tf) × fsw = 0.5 × 24 × 5 × 60e-9 × 150e3 ≈ 0.54W 电感铜损（DCR = 20mΩ）： P_dcr = 25 × 0.02 = 0.5W 总损耗约 3.5W，效率约 60 / 63.5 ≈ 94.5%

这是比较理想的压差条件（24V 转 12V）。换成 84V 转 5V、5A，导通损耗按 D = 0.06 算大约 0.3W，但开关损耗升到 0.5 × 84 × 5 × 60e-9 × 150e3 ≈ 1.9W，加上电感和静态损耗，总损耗约 3W，效率约 32.5 / 35.5 ≈ 91.5%。压差大时开关损耗的占比明显上升，这符合前面说的规律。

热设计的判断准则可以简化成一条：损耗功率乘以封装热阻，得到结温升幅，加上环境温度要低于芯片的最大结温（通常 125℃ 或 150℃）并留 20℃ 以上裕量。如果 θJA 是 40℃/W、损耗 3W，温升就是 120℃，在 40℃ 环境里已经逼近极限了；把铜皮面积翻倍、多加过孔，θJA 能压到 25℃/W 附近，温升就降到 75℃，留出了余量。这也是为什么我一直强调"大功率工况先做热设计"——电路算得再漂亮，热出不去照样降额运行。

5.3 实测踩过的坑

第一个坑：输入电容用了一颗耐压 100V 的电解，输入升到 90V 时电容鼓包。教训是耐压要按最高输入电压的 1.3 到 1.5 倍选，别贴着用。

第二个坑：输出纹波怎么都压不下去，折腾了两天电容，最后发现是示波器的地线用了长鳄鱼夹。换成弹簧地线之后纹波立刻掉了一半。量开关电源纹波，探头的接地方式比很多电路改动都关键。

第三个坑：负载阶跃时输出下冲很深，加输出电容没效果，后来发现是反馈取样点从电感后面取的。挪到输出电容正端之后，下冲从 400mV 降到 120mV。

第四个坑：轻载时输出电压偏高 200mV。原因是芯片在轻载进入了跳周期模式，输出电容被充电到略高于设定值。加了 20mA 的假负载之后恢复正常。

第五个坑：把电感放在芯片正下方，结果轻载时输出出现低频抖动。挪开电感、给反馈走线加地屏蔽之后消失。磁场耦合这个问题，用示波器测电压很难直接看到，只能靠排除法。

这些坑的共同点是，它们都不在参数表里，也不在原理图的网表里，只在布局和测量方法里。做开关电源，图纸和板子之间永远隔着一段经验。

最后分享一个我在高压差降压项目里养成的习惯：每次打样只留一块板子做"极限测试板"，专门用来跑 150% 额定负载、最高输入、最高环境温度，跑到芯片保护为止，记下保护点和恢复情况。常规板子按 70% 降额设计，极限板子用来探边界。这样既保证了出货产品的余量，又摸清了芯片的真实底线，下一次做同系列项目的时候，选型和降额就有据可依了。