OrCAD Capture CIS入门教程：从原理图绘制到网表导出全流程-育师

1. 为什么选择OrCAD Capture CIS入门

1.1 从一张空白页到完整原理图的真实门槛

很多刚接触硬件设计的同行，第一次打开OrCAD Capture CIS的时候，心里想的都是“不就是画个原理图嘛，能有多难”。结果安装完SPB 17.4，双击图标，面对那个灰扑扑的界面，瞬间就懵了——新建工程该选哪个？库在哪？元件怎么放？连线怎么连？DRC报了一堆错是什么意思？网表怎么导出？这些问题在官方文档里往往一笔带过，但对于新手来说，每一个都是拦路虎。

我当初从Altium Designer转到Cadence生态的时候，也经历过这个阶段。OrCAD Capture CIS和AD的底层逻辑完全不同，AD是“所见即所得”的集成环境，而Cadence走的是“工具链分离”的路线——Capture负责原理图输入，Allegro负责PCB Layout，PSpice负责仿真，Sigrity负责信号完整性。这种分工在大型项目里效率极高，但入门阶段确实需要有人把整个流程串起来讲清楚。

这篇内容就是基于我自己的踩坑经历整理的，从SPB 17.4的安装配置开始，到画出第一张能通过DRC检查、能导出网表的原理图为止。不管你是电子专业的学生，还是从其他EDA工具转过来的工程师，只要跟着走一遍，基本能摸清Capture CIS的核心操作逻辑。

1.2 Capture CIS和普通Capture到底差在哪

这里先澄清一个概念。Cadence的OrCAD产品线里，Capture和Capture CIS是两个版本。CIS全称是Component Information System，也就是元器件信息管理系统。普通Capture只能画图，而Capture CIS多了一个数据库连接能力，可以直接从企业的元件库里调取器件，自动带出Part Number、封装信息、供应商料号等属性。

对于个人学习者来说，CIS版本最大的好处是自带了一个本地元件库，安装完就能用，不需要额外配置ODBC数据源。而且CIS的元件搜索界面比普通Capture友好得多，支持模糊查询和参数过滤。如果你以后要进大公司做硬件设计，几乎肯定会用到CIS的数据库功能，所以从一开始就用CIS版本练习，习惯它的操作逻辑，对职业发展是有好处的。

注意：SPB 17.4是Cadence在2022年之后主推的版本，相比16.6在界面和功能上都有不少变化。网上很多教程还是基于16.6的，截图和菜单路径对不上，新手很容易被带偏。这篇内容全部基于17.4的实际界面来写。

2. SPB 17.4安装与首次配置的关键细节

2.1 安装前的环境准备和避坑清单

SPB 17.4的安装包大概在10GB左右，安装完占用的磁盘空间会超过20GB。我建议至少预留50GB的C盘空间，因为Cadence的默认安装路径在C盘，而且License Manager也会装在系统盘。如果你的C盘空间紧张，可以在安装时自定义路径，但要注意路径中不能有中文和空格，否则后期会出现各种莫名其妙的报错。

安装之前有几件事必须做。第一，关闭所有杀毒软件和Windows Defender的实时保护，Cadence的安装程序会修改注册表和系统文件，杀毒软件很容易误拦截。第二，确保你的电脑名称是纯英文的，中文计算机名会导致License服务启动失败。第三，如果是Win11系统，建议用管理员兼容模式运行安装程序，右键安装包选择“以管理员身份运行”。

安装过程大概需要30到60分钟，取决于你的硬盘速度。中间会弹出License配置的窗口，如果你有正版License文件，在这里指定路径就行。如果是学习用途，网上有一些公开的License配置方法，这里就不展开了，核心思路是让License Manager能正常启动并识别到有效的License文件。

安装完成后，第一次启动Capture CIS可能会比较慢，因为它在初始化各种配置。如果卡在启动画面超过两分钟，大概率是License服务没起来。这时候打开任务管理器，看看有没有“lmgrd.exe”和“cdslmd.exe”这两个进程在运行。如果没有，手动去安装目录下的LicenseManager文件夹里启动lmgrd。

2.2 首次启动必须调整的五个设置

Capture CIS第一次打开之后，默认的界面布局和设置并不适合高效画图。我通常会先调整这几个地方。

第一个是自动备份。在Options菜单里找到AutoSave，默认是关闭的。强烈建议打开，间隔设为10分钟，备份路径指向一个你记得住的地方。我见过太多人画了一下午没保存，软件崩溃后心态也跟着崩了。

第二个是栅格设置。在Options的Preferences里，Grid Display的栅格间距建议设为100mil，这个单位是原理图设计的标准间距。如果你习惯用毫米，可以改成2.54mm，但和元件库的兼容性会差一些。我建议新手直接用mil单位，因为绝大多数元件符号的引脚间距都是按100mil设计的。

第三个是颜色方案。Capture CIS默认的白底黑线看久了眼睛很累。可以在Colors/Print里把背景改成浅灰色或者深色主题。不过要注意，改颜色只影响显示，不影响打印和导出PDF的效果。

第四个是DRC规则。在Options的Design Rules Check里，把“Check for single node nets”和“Check for unconnected pins”都勾上。这两个检查能帮你发现大部分连线错误。但“Check for pin conflicts”建议先关掉，因为很多标准库里的元件引脚类型定义不完整，开了会报一堆无意义的警告。

第五个是元件库路径。Capture CIS自带一个“Cadence\SPB_17.4\tools\capture\library”目录，里面有几千个常用元件符号。在Options的Preferences里把这个路径加到Library搜索路径中，后面放置元件的时候就能直接搜到。

3. 从零开始画第一张原理图的完整流程

3.1 新建工程的正确姿势

打开Capture CIS，点击File菜单下的New，选择Project。这时候会弹出一个对话框，让你选择工程类型。这里有四个选项：Analog or Mixed A/D、PC Board Wizard、Programmable Logic Wizard、Schematic。对于纯原理图设计，选Schematic就行。如果你后面要做PSpice仿真，就选Analog or Mixed A/D。

工程名称建议用英文，不要用中文和特殊字符。Location指向你提前建好的工程文件夹。这里有一个细节：Capture CIS会默认在工程文件夹下创建一个同名的.opj文件和一个.dsn文件。.opj是工程文件，.dsn是设计文件。所有的原理图页都放在.dsn里面，一个.dsn可以包含多页原理图。

新建完成后，左侧的Project窗口会显示工程结构。默认会有一个SCHEMATIC1文件夹，里面有一个PAGE1。双击PAGE1就能打开原理图编辑界面。如果你需要多页原理图，右键SCHEMATIC1选择New Page就行。对于复杂的项目，我建议按功能模块分页，比如电源页、MCU页、接口页，这样后期维护和查错都方便。

3.2 放置元件与调用自带库的实操方法

画原理图的第一步是放置元件。在右侧工具栏找到“Place Part”按钮，快捷键是P。点击后会弹出元件选择窗口。如果你之前配置了库路径，在Part Search栏里输入关键词就能搜到元件。比如输入“R”会列出所有电阻符号，输入“STM32F103”会列出ST的MCU符号。

这里有一个新手常犯的错误：搜到元件后直接双击放置，结果发现引脚编号和实际器件对不上。Capture CIS自带的库是通用符号库，很多元件的引脚定义是简化的。比如库里的STM32F103C8T6只有基本的电源和GPIO引脚，没有标注具体的复用功能。对于学习用途，这没问题；但如果是实际项目，必须用器件原厂提供的符号库或者自己建库。

放置元件的时候，注意看窗口下方的预览区域。它会显示元件的符号形状和引脚分布。如果预览是空白的，说明这个符号有问题，换一个库里的同名元件试试。放置到原理图上的时候，按R键可以旋转元件，按X或Y键可以镜像翻转。这些快捷键在调整元件方向时非常有用。

3.3 连线、网络标签与总线的基本操作

元件放好之后，下一步是连线。Capture CIS的连线工具在右侧工具栏，快捷键是W。点击连线工具后，鼠标会变成十字光标，在元件的引脚端点点击一下，然后拖到目标引脚再点击一下，就完成了一根导线。

这里有一个关键细节：Capture CIS的引脚连接点是一个小方块，只有当你把鼠标精确放在这个小方块上时，光标才会变成带电气连接属性的十字。如果你放偏了，画出来的线是“悬空”的，DRC检查会报“unconnected pin”错误。我刚开始用的时候经常犯这个错，后来养成了一个习惯：放大到200%再连线，确保每次都能准确点到引脚端点。

对于复杂的连接，比如MCU的GPIO到多个外设，直接用导线连会非常乱。这时候用网络标签（Net Alias）更合适。在需要命名的导线上右键，选择Place Net Alias，输入网络名称，比如“UART_TX”。然后在另一个需要连接的地方放一个同名的网络标签，Capture CIS会自动把它们识别为同一个网络。这个技巧在画多页原理图的时候尤其重要，可以大幅减少跨页连线。

总线（Bus）是另一个提高效率的工具。比如DDR的数据线有32根，一根一根画会疯掉。用总线的话，先画一条粗线，然后给总线命名，比如“DDR_DQ[31..0]”。接着用总线入口（Bus Entry）把每根信号线引出来，再分别命名。Capture CIS会自动把总线里的信号展开成独立的网络。

3.4 DRC检查与常见报错处理

原理图画完之后，必须做DRC检查。在Tools菜单里找到Design Rules Check，点击OK就开始检查。检查结果会在底部的Session Log窗口里显示。如果一切正常，会显示“No errors found”。如果有错误，会列出具体的错误类型和位置。

新手最常遇到的DRC报错有这几种。第一种是“Unconnected pin”，意思是某个引脚没有连接。这时候要检查是不是有引脚忘了连线，或者连线没有准确点到引脚端点。第二种是“Single node net”，意思是某个网络只有一个连接点。这通常是因为网络标签拼写错误，或者导线没有真正连上。第三种是“Duplicate net name”，意思是同一个网络名称被用在了不同的网络上。这种错误在大型项目里很常见，需要仔细核对网络命名。

处理DRC报错的时候，不要急着一个个改。先看错误列表，把同类型的错误归类，然后批量处理。比如有20个“Unconnected pin”错误，很可能是因为某个元件的引脚定义有问题，或者某个区域的连线方式不对。找到根本原因，一次性解决，比一个个改效率高得多。

提示：DRC检查之前，先保存一下工程。Capture CIS在检查过程中如果发现严重错误，有可能会卡死。保存之后即使崩溃了，重新打开也能恢复到最近的状态。

4. 网表导出与Allegro关联的实操要点

4.1 导出网表的正确流程和参数设置

原理图通过DRC检查之后，下一步就是导出网表，交给Allegro做PCB Layout。在Tools菜单里找到Create Netlist，弹出的窗口里有多个选项卡。对于Allegro PCB设计，选择“Allegro”选项卡，然后配置输出路径和文件名。

这里有几个参数需要注意。第一个是“Netlist Format”，选“Allegro”就行。第二个是“Output Directory”，建议指向工程文件夹下的“netlist”子文件夹，方便管理。第三个是“Create PCB Editor Netlist”选项，勾上之后会生成Allegro能直接读取的网表文件。

点击OK之后，Capture CIS会在指定目录下生成几个文件，其中最重要的是“pstxnet.dat”和“pstxprt.dat”。这两个文件包含了原理图中所有元件的连接关系和封装信息。Allegro导入网表的时候，就是读取这两个文件。

如果导出网表时报错，最常见的原因是元件的PCB Footprint属性没有填写。在Capture CIS里，每个元件都有一个“PCB Footprint”属性，这个属性告诉Allegro这个元件对应什么封装。如果为空，网表导出会失败。解决办法是双击元件，在属性编辑器里找到“PCB Footprint”一栏，填入正确的封装名称，比如“R0603”或“SOIC-8”。

4.2 OrCAD与Allegro关联失败的排查思路

很多人遇到“OrCAD和Allegro不能关联”的问题，表现是Allegro导入网表时提示找不到文件，或者导入后元件全部是空的。这个问题通常有三个原因。

第一个原因是路径问题。Capture CIS导出的网表文件路径和Allegro导入时指定的路径不一致。解决办法是在Allegro的Import Netlist界面里，手动指定网表文件所在的文件夹，确保路径完全匹配。

第二个原因是封装库路径没有配置。Allegro需要知道去哪里找元件的封装文件（.dra和.pad）。在Allegro的Setup菜单里找到User Preferences，在“padpath”和“psmpath”里添加你的封装库路径。如果没有配置，Allegro即使读到了网表，也找不到对应的封装，元件就会显示为空白。

第三个原因是网表格式不匹配。Capture CIS支持多种网表格式，如果你选错了格式，Allegro就读不了。确认在Create Netlist时选的是“Allegro”格式，而不是“OrCAD PCB”或其他格式。

我个人的经验是，第一次配置的时候，把Capture CIS和Allegro的工程文件放在同一个父目录下，网表输出路径用相对路径，这样能避免大部分路径问题。等熟悉了之后再根据项目需要调整目录结构。

4.3 导出PDF原理图的实用技巧

有时候需要把原理图导出成PDF发给同事或者存档。Capture CIS自带的PDF导出功能在File菜单下的Export里，选择PDF就行。但默认导出的PDF是黑白的，而且线宽很细，打印出来看不清。

我通常会在导出之前调整几个设置。在Colors/Print里，把背景设为白色，导线设为黑色，网络标签设为深蓝色。然后在Export PDF的对话框里，把分辨率设为600dpi，线宽设为0.3mm。这样导出的PDF既清晰又适合打印。

如果需要导出多页原理图，在Export PDF的对话框里选择“All Pages”就行。Capture CIS会自动把每一页原理图生成PDF的独立页面。如果只需要导出特定页面，可以在Pages栏里输入页码范围。

还有一个技巧：在导出PDF之前，先在原理图里放置“Page Title”和“Page Number”的文本。这样导出的PDF每一页都会显示标题和页码，方便查阅。Page Title的放置方法是Place菜单下的Title Block，选择一个合适的标题栏模板就行。

5. 新手常见问题与排查速查表

5.1 元件库相关的典型问题

问题现象	可能原因	解决方法
搜索元件时找不到	库路径未配置	在Preferences的Library里添加库路径
放置元件后引脚显示异常	符号库版本不匹配	换用其他库的同名元件或自建符号
元件属性里没有PCB Footprint	库中未定义该属性	手动在属性编辑器里添加
更新库后原理图元件未同步	未执行Update Cache	在Design Cache里右键选择Update

元件库的问题是新手遇到最多的。Capture CIS自带的库虽然全，但很多符号是“通用符号”，引脚定义和实际器件有出入。比如库里的“SW6206”可能只有基本的输入输出引脚，没有标注具体的控制寄存器接口。如果你要做实际项目，建议从原厂官网下载对应的符号库，或者用Ultra Librarian这类工具从器件手册生成符号。

5.2 连线与网络相关的常见错误

连线错误是DRC报错的主要来源。我整理了几个高频问题。

第一个是“悬空线”。画线的时候没有准确点到引脚端点，导致导线和引脚之间没有电气连接。解决办法是放大视图，重新连线，确保每次点击都落在引脚的小方块上。

第二个是“网络标签拼写不一致”。比如一个地方写“VCC_3V3”，另一个地方写“VCC3V3”，Capture CIS会认为是两个不同的网络。解决办法是用复制粘贴的方式创建网络标签，避免手动输入错误。

第三个是“总线命名不规范”。总线的命名必须符合“名称[高位..低位]”的格式，比如“DATA[7..0]”。如果写成“DATA[0..7]”，Capture CIS也能识别，但展开后的信号顺序会反过来，容易导致连接错误。

第四个是“电源符号未连接”。Capture CIS里的电源符号（VCC、GND等）是全局网络，不需要用导线连接。但如果你放了一个电源符号却没有和任何引脚连接，DRC会报“Single node net”。解决办法是检查每个电源符号是否都正确连接到了目标引脚。

5.3 网表导出与PCB关联的排查清单

网表导出失败或者Allegro导入异常的时候，按这个清单逐项检查。

所有元件的PCB Footprint属性是否已填写
网表输出路径是否包含中文或空格
Allegro的padpath和psmpath是否配置正确
封装库中是否存在对应的.dra文件
Capture CIS和Allegro的版本是否匹配
网表格式是否选择了“Allegro”
工程文件是否保存在同一目录下

我遇到过一次很诡异的问题：网表导出成功，Allegro也能导入，但所有元件都堆在板框外面。后来发现是元件的封装原点设置不对。Capture CIS里的元件符号原点默认在中心，而Allegro的封装原点可能在引脚1或者几何中心。如果两者不一致，导入后元件的位置就会偏移。解决办法是在建封装的时候统一原点位置，或者在Allegro里手动调整。

6. 从入门到进阶的实操心得

6.1 建立自己的元件库和设计模板

用Capture CIS画了几张图之后，你会发现每次都要重新配置库路径、重新设置DRC规则、重新调整颜色方案，非常浪费时间。我的做法是建一个“模板工程”，把所有常用设置都配置好，以后新建工程的时候直接复制这个模板，改个名字就能用。

模板工程里应该包含这些东西：配置好的库路径、预设的DRC规则、自定义的颜色方案、常用的标题栏模板、以及一个空的原理图页。如果你经常画某一类电路，比如STM32最小系统或者电源模块，还可以把常用的元件符号和电路片段做成“设计复用模块”，需要的时候直接拖进来。

元件库的管理也很重要。Capture CIS自带的库虽然全，但分类很乱。我建议按功能分类建自己的库，比如“MCU”、“电源”、“接口”、“传感器”等。每个库里只放自己常用的元件，这样搜索的时候效率高很多。建库的时候注意命名规范，比如电阻统一用“R_”开头，电容用“C_”开头，方便排序和查找。

6.2 提高画图效率的快捷键和技巧

Capture CIS有很多隐藏的快捷键，熟练使用能大幅提高效率。我整理了几个最常用的。

P：放置元件
W：连线
N：放置网络标签
B：放置总线
J：放置连接点
F：放置电源符号
G：放置地符号
Ctrl+E：编辑元件属性
Ctrl+F：查找元件或网络
Ctrl+H：替换文本

还有一个很实用的技巧是“阵列放置”。如果你需要放一排电阻或者一排LED，可以先放一个，然后选中它，按Ctrl+C复制，再按Ctrl+V粘贴。粘贴的时候Capture CIS会让你指定粘贴的位置和数量，输入数量后它会自动按等间距排列。这个功能在画LED阵列或者电阻排的时候特别好用。

另外，Capture CIS支持“交叉选择”。在原理图里选中一个元件，Allegro里对应的封装会自动高亮。反过来也一样。这个功能在查错的时候非常方便，比如你发现某个网络有问题，可以在原理图里选中它，然后看Allegro里对应的走线是什么情况。

6.3 从原理图到PCB的完整流程回顾

最后梳理一下从零到一的完整流程。第一步，安装SPB 17.4并配置License。第二步，打开Capture CIS，新建Schematic工程。第三步，配置库路径和DRC规则。第四步，放置元件并连线。第五步，添加网络标签和总线。第六步，执行DRC检查并修复错误。第七步，填写元件的PCB Footprint属性。第八步，导出Allegro格式的网表。第九步，在Allegro里导入网表并配置封装库。第十步，开始PCB Layout。

这个流程看起来简单，但每一步都有很多细节。我刚开始学的时候，光是在“导出网表”这一步就卡了两天，因为一直搞不清楚为什么Allegro读不到元件。后来发现是封装库路径没配好，Allegro找不到对应的.dra文件。所以如果你也遇到类似的问题，不要慌，按排查清单一项项检查，总能找到原因。