做硬件这些年，我几乎每次把FPGA和高速ADC、SerDes、屏端接口连在一起时，都会遇到LVDS和LVPECL混合互连的问题。芯片手册上通常只给你一个推荐电路，但真正让人头疼的是：为什么这里要放两个电容？为什么LVPECL交流耦合时输出端也要加电阻？接收端的偏置电压到底该设在1.2V还是VCC减1.3V？
这些问题不解决，画板子就是“照着抄、靠运气”。信号完整性从来不是只看阻抗匹配，交流耦合的直流工作点、端接网络、电容截止频率，任何一个没处理干净，都会在眼图上留下痕迹。这篇文章我会把LVDS/LVPECL交流耦合的原理、参数计算、PCB布局和实测排查一次讲透，适合正在做FPGA高速接口、视频输出、ADC采样链路，或者单纯想搞懂差分互连的硬件工程师。
1. 先搞清楚：交流耦合到底是什么，在解决什么问题
1.1 交流耦合的核心逻辑：隔直、移共模、兼容电平
交流耦合的本质，就是在差分对的两根线上各串一颗电容，让有用的高频信号通过，把直流分量挡在外面。因为电容两边不需要有直流连通，驱动端的输出共模电平和接收端的输入共模电平就可以各自独立设置，互不干扰。
这在好几类场景里非常有用。第一类是不同电平标准互连，比如5V LVPECL驱动3.3V LVDS接收器，两者共模电压差太多，直接DC对接轻则偏置不对，重则损伤接收端。第二类是同一芯片内部不同电源域的信号传递，比如FPGA内部bank电压不同，交流耦合能避免共模冲突。第三类是链路里存在多个节点、需要级联时，交流耦合可以把每一级的工作点隔离，防止前级故障影响后级。
但“隔直”不是免费的。电容是一个高通滤波器，它把信号里的低频分量，尤其是连续长0或长1造成的直流基线，挡在了外面。对于8B/10B编码、扰码后的数据流，或者带同步头的视频信号，低频分量容易被压掉，接收端就必须有能力自己重建一个合适的共模参考，否则波形会整体漂移。
1.2 代价：低频分量被截断后的三个隐患
很多人以为交流耦合就是“放两颗电容”，其实没那么简单。第一个隐患是基线漂移。连续发送多个相同电平的比特后，差分电压会缓慢向0V方向跌落，跌多少取决于电容容值和码流低频分量。低频分量越丰富，跌落越明显。
第二个隐患是码型相关的抖动。基线漂移会让过零检测点发生偏移，长0后跟长1时，过零点往前或往后偏，产生数据相关性抖动。这种抖动在眼图上表现为眼高塌陷、眼宽收缩，而且跟PRBS模式强相关，很难通过均衡完全消除。
第三个隐患是接收端偏置缺失。LVDS接收器通常有100Ω内部差分端接，甚至有些带输入共模偏置，但并非所有接收器都自带偏置。如果接收端是纯高阻，交流耦合后信号进来没有直流参考点，输入级会漂到不稳定的工作状态，输出直接乱跳。这也是“两片相同芯片、同样接法，一块好一块坏”的常见原因。
所以交流耦合不仅要选对电容，还必须把端接和偏置网络一起做对。下面先看LVDS和LVPECL这两类电平标准到底差在哪。
2. LVDS和LVPECL，为什么不能照搬同一套接法
2.1 LVDS：天生好相处的电流型差分
LVDS的核心是驱动端一个约3.5mA的恒流源，电流方向由输入逻辑控制，经过外部100Ω终端电阻产生约350mV差分电压。关键词是“电流型”，驱动端的直流工作点主要由内部恒流源和终端电阻决定，外部不需要额外提供直流电流路径。
LVDS输出共模典型值在1.2V左右，接收端对共模范围要求也比较宽松，比如很多FPGA的LVDS输入共模允许0.3V到2.2V。所以LVDS驱动端做交流耦合时，驱动端自己就能“自给自足”，不需要在发送侧挂什么偏置电阻。接收端如果内部没有偏置，就需要外部做一个共模偏置网络，但这个偏置网络不参与差模增益，只要高阻就可以。
这也是为什么FPGA里做LVDS接收时，只要你开了芯片内部的100Ω差分端接和输入偏置，AC耦合接法会非常简洁。Xilinx、Intel、国产FPGA的LVDS buffer基本都支持这种模式，很多RGB转LVDS、MIPI转LVDS屏驱芯片的输入侧也是类似结构。
2.2 LVPECL：射极跟随器的偏置“命门”
LVPECL是“射极跟随器”输出，本质上是一个工作在放大区的三极管，发射极直接引到引脚上。三极管要工作，发射极必须有一个持续的直流电流流出，这个电流必须有一个外部通路到地或到更低电位。也就是说，LVPECL驱动器的输出引脚上必须有直流电流路径，否则输出级根本不工作。
这就是LVPECL和LVDS最大的区别：LVDS驱动端自带恒流源，不需要外部直流回路；LVPECL驱动端是射极跟随器，没有外部直流回路就“罢工”。很多人做交流耦合时只关注接收端，忘了给LVPECL发送端做端接，结果示波器量发送端波形发现从头到尾就不对。
LVPECL输出共模通常是VCC减1.3V左右，比如3.3V供电时约2.0V，5V供电时约3.7V。接收端想要直接吃这个共模，要么用DC耦合加匹配网络，要么AC耦合后自己重建偏置。因为LVPECL共模往往超出LVDS接收范围，实际工程里AC耦合几乎成了必选项。
2.3 四种互连组合的端接矩阵
| 互连方向 | 驱动端处理 | 接收端处理 | 通用原则 |
|---|---|---|---|
| LVDS → LVDS | 不需要外部直流端接 | 内部或外部100Ω端接；AC耦合需重建共模 | 最省事，注意共模偏置 |
| LVDS → LVPECL | 不需要外部直流端接 | LVPECL输入需提供共模偏置和差分端接 | 偏置点要接近VCC-1.3V |
| LVPECL → LVDS | 必须端接，提供直流回路 | LVDS接收端100Ω端接，共模1.2V左右 | 最常用，两头都要管 |
| LVPECL → LVPECL | 必须端接，提供直流回路 | 端接同时提供输出级直流负载 | 偏置和端接可以合并设计 |
这张表看起来简单，但每一行展开都有不少细节。最典型的交叉场景是LVPECL驱动LVDS接收，下一节我会把端接和偏置的完整计算过程写出来。
3. 交流耦合的标准接法：一步一步算出阻值和偏置
3.1 驱动端LVPECL的直流路径设计
LVPECL驱动器输出端需要外部提供一个直流灌电流通路，最标准的做法是“戴维南等效端接”。所谓戴维南等效，就是用两个电阻分压出一个等效电压源，同时让并联等效电阻等于传输线阻抗。
以3.3V LVPECL为例，传输线阻抗按50Ω单端、100Ω差分设计。我们从“等效50Ω到VCC减1.3V”这个目标出发，算两个分压电阻。
设R1接VCC，R2接地，要求：
- R1和R2并联后等于50Ω；
- 分压点电压约等于VCC-1.3V=2.0V。
解出来大约是R1=82Ω、R2=130Ω。验证一下：82Ω和130Ω并联，等效约50.2Ω；分压点为3.3V乘130除以(82加130)，约2.02V，正好是VCC减1.28V，完美。
如果系统是5V供电，同样方式计算，可以用R1=82Ω到VCC、R2=130Ω到地，等效分压约3.07V，也就是VCC减1.93V附近，实测多数5V LVPECL芯片都接受这个工作点。更稳妥的做法是查芯片手册里对输出端推荐端接的戴维南等效电压。
必须强调，这对端接电阻要放在LVPECL发送端引脚非常近的位置，越近越好。因为LVPECL输出是射极跟随器，走线过长且没有端接时，反射会直接灌回输出级，导致振铃和波形畸变。
3.2 接收端共模恢复的三种常见方案
交流耦合之后，接收端的输入引脚悬空在电容后面，没有直流参考。这时要用电阻网络把共模电压“拉”到接收器需要的位置。
第一种方案是纯电阻分压。用两个大阻值电阻，比如10kΩ到GND、10kΩ到VCC，把共模拉到电源中点附近，再在中间点加一个小滤波电容到地，用来滤除电源噪声。优点是结构简单、成本低。缺点是分压电阻太大时，热噪声和偏置电流引起的误差会明显，需要保证偏置电压精度在±50mV以内。
第二种方案是中心抽头偏置。在差分两线之间跨接一个100Ω端接电阻，再在电阻中点用一个大电阻或运放灌入一个偏置电压。这样做的好处是偏置网络和差模信号天然隔离，不会破坏差分平衡。很多高速串行接收器内部就是这种结构。
第三种方案是使用带内部偏置的接收器。比如LVDS接收器DS90LV048A、THS4520等，内部已经把共模偏置做到输入级，外部只需差分配对和端接，最省事。如果你在FPGA里例化LVDS接收原语，也可以用内部的终端电阻和偏置，不用额外碰电阻。
选择方案时不要只看“能不能出波形”，还要看共模抑制能力。分压电阻引出来的偏置点必须用低ESR电容做交流接地，否则电源上的纹波会以共模形式叠加在差分信号上，最终变成输出端的噪声。
3.3 耦合电容容值和封装怎么定
交流耦合电容的取值，受两件事约束：低频截止频率，以及电容本身的寄生参数。下限截止频率由耦合电容和接收端等效输入阻抗一起构成的一阶高通网络决定。
如果接收端等效差分输入阻抗是100Ω，那么偏置网络等效到每根线上的对地阻抗可能在几百Ω到几kΩ。粗略估算时，把差分信号通路里的有效阻抗取100Ω到150Ω，截止频率公式是：
f_low = 1 / (2π × R × C)
以R=100Ω、C=0.1μF为例，f_low约等于15.9kHz。如果码流经过扰码或8B/10B编码，频谱最低分量通常在几十kHz以上，就没问题。如果传输的是未扰码的步进电机控制信号、按键扫描这类低频长周期数据，就得把电容加大到几μF，否则基线漂移会非常严重。
容值上限则受电容自谐振和安装电感约束。0402封装的0.1μF电容，自谐振频率一般在几十MHz到一百多MHz，超过谐振点后电容呈感性，阻抗反而上升，这会直接影响高速信号的高频分量。所以对于3Gbps以上的链路，或者信号上升沿特别快的场景，更推荐多个小电容并联，或者使用经过信号完整性优化的专用AC耦合电容。
我的习惯是：100Mbps到1Gbps差分信号，用0.1μF 0402 C0G；更高带宽、更高速率，用0.01μF甚至1nF，前提是确认协议允许低频截止。FPGA和ADC芯片的数据手册里，通常都会给一个官方推荐的AC耦合电容范围，优先参考。
3.4 实例：5V LVPECL 到 3.3V LVDS 完整计算
假设FPGA需要接收来自一颗5V供电的LVPECL时钟源，时钟频率125MHz，差分走线100Ω。接收端是3.3V FPGA的LVDS输入，内部可以开启100Ω差分端接，输入共模建议1.2V。
第一步，处理发送端。LVPECL输出引脚附近做戴维南等效端接，选用R1=82Ω到5V、R2=130Ω到GND。这两个电阻在发送端提供约3.07V的等效偏置和约50Ω的单端负载，满足射极跟随器的直流电流需求。
第二步，处理耦合电容。每根差分线上串一个0.1μF 0402电容，距离发送端端接电阻尽量近，位置要对称。
第三步，处理接收端偏置。FPGA的LVDS输入自带内部偏置时，这一步不用做。如果不带内部偏置，就在接收引脚处加一对偏置电阻：例如用2.2kΩ到3.3V和3.6kΩ到GND，分压约1.24V，近似1.2V共模。电阻中间点用0.1μF电容对地滤波。由于偏置电阻远大于100Ω差分阻抗，不会对差模信号造成明显加载。
第四步，确认差分端接。FPGA内部若没开LVDS终端电阻，需在接收端跨接一个100Ω电阻，紧靠输入引脚。开了内部端接就不用外部重复放置。
第五步，仿真验证。在ADS里搭一个理想模型：发送端戴维南端接，AC电容，接收端偏置网络。先用瞬态仿真看共模是否落在1.2V附近，再看眼图。重点检查有无持续漂移，尤其是跑PRBS7和长连0/1模式时。
这套流程我实际用下来，第一次就成功的概率很高。核心就是把直流点分开算，再做高频一致性确认。
4. 耦合电容的PCB布局与高频细节
4.1 容值下限、上限与截止频率的取舍
很多工程师有个误区，认为耦合电容越大越保险，反正低频分量能过，高频也能过。但电容不是理想器件，它有等效串联电阻ESR、等效串联电感ESL，还有一个自谐振频率。超过自谐振频率后，电容表现为感性，高频阻抗反而变大，信号会被削掉一部分上升沿。
以0402封装为例，一颗0.1μF X7R电容的自谐振频率大概在50MHz到100MHz，而0.01μF C0G电容自谐振频率能到几百MHz。这也是为什么高速SerDes一般推荐10nF到100nF配合8B/10B或扰码，因为更高容值的电容反而不利于高频。
如果既要低频也要高频，可以用两颗不同容值的电容并联，比如0.1μF并联0.01μF，或者两颗0.1μF并联。并联后总容值增加，ESL降低，自谐振频率比单颗高，算是一个比较实用的折中。
还要注意介质类型。X7R在直流偏置下容值会衰减，甚至衰减到标称值的50%以下，C0G/NPO不会有这个问题。偏置电压越高、电容越小，衰减越明显。所以选择耦合电容时，不要只看标称容值，要看器件在对应直流偏置下的有效容值。
4.2 电容放置距离与差分对称性
耦合电容必须放在接收端附近，但具体是“尽量近”还是“有一定距离”，取决于电容带来的阻抗不连续。理想情况下，电容应放置在差分阻抗突然变化最小的位置，并且两根线上的电容位置要严格对称。
如果电容放置在离接收端比较远的地方，电容和接收端之间的走线会形成一段阻抗不连续的stub。在高速信号下，这段stub会反射部分能量，同时造成差分对内两根线的时序偏差。实际布线时，我会把耦合电容放在离接收引脚不超过100到200密耳的范围内，两根线等长对称走线。
还有一点容易忽略：电容焊盘本身会使走线局部变宽，改变局部阻抗。高速差分下，每个0402焊盘大约带来几十飞法的寄生电容，可能造成轻微的阻抗凹陷。如果信号速率很高，可以在电容焊盘下方挖空参考层，或者用更小的封装，减少焊盘寄生。
4.3 布局避坑：打孔、Stub、回流地
差分走线换层时，过孔会引入额外的电感，单端等效可能有几百pH。低频时不明显，但信号边沿越陡，影响越大。交流耦合电容附近尽量不要打孔换层，实在要换，保证两根差分线通过同一对过孔对称换层，并在过孔附近加回流地孔。
回流地是关键中的关键。差分信号虽然主要靠差分场传输，但共模电流必须从参考地平面返回。如果参考地平面被切断或开槽，共模回流路径变长，共模噪声就会转化成差模噪声，恶化S参数和眼图。简单的检查方法：在PCB叠层里看电容正下方有没有完整的参考地平面，不要有电源分割缝隙穿过。
另外我提醒一个常见坑：为了“省事”把差分对的两颗耦合电容并排放在同一层，但焊盘朝向不一致，导致两根线一长一短。这样会引入皮秒级的skew，换成更宽的差分对眼图可能还看不出来，但抖动余量已经被吃掉了。所以摆放时务必让两颗电容焊盘中心线对齐，走线对称。
5. 实测问题排查与信号完整性验证
5.1 看波形和眼图时最容易翻车的几个细节
交流耦合链路调试，最容易翻车的地方不是原理图，而是测量方式。示波器探头直接点差分线上，会因为探头地线过长引入噪声，更麻烦的是单端探头量出来的只是对地电压，看不到真实的差分信号。
我建议用差分探头，或者用两路单端探头以A-B数学通道做差分波形。同时要把示波器输入耦合设为DC，才能看到真实的共模电压和偏置点。如果设成AC耦合，你会看到一个“漂亮的”信号，却完全不知道实际共模是否对。
检查共模点时，要在传输数据时量，不要在空闲态量。很多接收器在空闲时会把输入共模锁定到某个值，一旦数据到来，交流耦合电容开始充放电，共模点会有明显移动。我看到过不少“静态共模正常，动态共模偏移”的案例，最终都是偏置网络驱动能力不足导致的。
眼图测试同样要小心。用示波器做眼图时，触发源一定要选恢复时钟或者与码流同步的信号，而不能直接触发在数据本身上，否则眼图会被触发抖动污染。实际测试时用时钟恢复触发，配合BER测试仪看余量，才算真正验证链路。
5.2 常见故障现象速查表
| 现象 | 可能原因 | 排查方向 |
|---|---|---|
| LVPECL输出无波形或波形异常 | 发送端缺少直流回路 | 检查发送端端接电阻是否就位，是不是等效到VCC附近 |
| 接收端输出错码率偏高 | 接收端偏置点不对 | 量接收端动态共模，调整分压电阻 |
| 长0/长1时波形塌陷 | 耦合电容太小，低频截止过高 | 加大容值，降低截止频率 |
| 高低温测试时误码增多 | 电容容值随温度漂移 | 换C0G介质，减小偏置电压依赖 |
| 差分信号不对称 | 电容位置不对称或走线不等长 | 检查两颗电容摆放和差分走线长度 |
| 眼图闭合，有明显反射 | 端接电阻距器件太远 | 把端接移到接收端附近 |
| 共模噪声大 | 偏置网络滤波不够 | 在偏置点加低ESR电容对地 |
| 出现周期性抖动 | 电容自谐振点落在信号带宽内 | 换用小容值、低ESL电容或并联方案 |
这个速查表不是万能药，但可以帮你快速缩小范围。拿到板子先量发送端，再量接收端，最后再动接收端的偏置，不要一上来就怀疑芯片坏了。
5.3 ADS仿真和示波器实测的配合方法
我习惯先做ADS仿真，再做实物测试。仿真模型不一定复杂，可以先用理想电阻、理想电容和受控源搭一个功能模型，重点看直流工作点和低频漂移。跑通了再慢慢加入寄生成分，比如电容的ESL、走线的传输线模型。
ADS里做AC耦合链路，最简单的是一个瞬态仿真。给驱动端一个PRBS7序列，看接收端差分波形是够是否收敛到固定共模。如果波形在长0后明显下探，说明电容或偏置网络需要调整。眼图仿真可以结合时钟恢复组件，直接看眼高眼宽。
实测阶段，先用示波器确认静态和动态共模，再用眼图模式看信号质量。如果时间允许，用网络分析仪测一段差分线的S参数，看看阻抗有没有严重凹陷。遇到高难度问题，比如LVPECL输出端接和接收端偏置互相影响，可以用ADS参数扫描，把偏置电阻从1k扫到10k，观察接收端共模电压的变化，往往能快速定位。
其实很多时候，交流耦合链路的问题不是方案错，而是细节没对齐：电容容值没按协议算、发送端端接漏了、偏置网络驱动能力不够。只要按发送端、接收端、耦合电容三部分分别确认，绝大多数问题都能在画板阶段避免。
我个人在实际操作中养成一个习惯：先跑DC工作点仿真，再看AC截止频率，最后才去盯眼图和S参数。LVPECL就像一个需要外部“喂电流”的孩子，LVDS则更像自己会照顾自己、但需要一个舒服共模环境的成年人。你把两边各自的脾气摸清了，交流耦合接起来就很从容。
