深入Σ-Δ型ADC拓扑：过采样、噪声整形与数字抽取

搞精密测量的朋友大概都遇到过这样的场景：手上要测的是称重传感器那几十微伏的差分输出，或者是热电偶几毫伏的微弱电压，第一反应是找个位数高的ADC，翻数据手册翻到"Σ-Δ型ADC，24位，内置PGA"就停住了。Σ-Δ型ADC之所以在精密测量、音频采集、电力计量这几个圈子里几乎成了默认选项，靠的不是单纯往位数上堆，而是它那套"过采样+噪声整形+数字抽取"的拓扑结构。这套结构把量化噪声从低频硬生生推到高频，再用数字滤波器一刀切掉，最后只留下很窄的一段有用带宽。理解它的拓扑结构，本质上就是理解这条信号链上每个环节各自把噪声搬到哪里去了。这篇东西写给三类人看：刚接触高精度采集的硬件工程师、需要选型做方案的嵌入式开发者，以及想把数据手册里那些噪声表看懂、算明白的测试人员。不堆公式推导，但关键的几步计算会写透。

1. 从一次选型纠结说起：Σ-Δ型ADC到底强在哪

1.1 三个真实场景，三种需求

先摆三个我实际碰过的场景，它们对ADC的要求完全不一样，但最后都指向了Σ-Δ。

第一个是工业称重。一个量程5kg、灵敏度2mV/V的称重传感器，激励5V，满量程输出就是10mV。要区分1g的变化，也就是满量程的1/5000，等效输入分辨率要压到2μV以下，而且是在几十毫伏的共模之上。这种场合要的是"绝对分辨能力"，带宽可能只要10Hz到100Hz，慢一点完全没关系。

第二个是音频采集。人耳听感24bit、192kHz，采样率不低，带宽有20kHz以上，但真正需要的有效位数其实只有十七八位，剩下的位数是留给动态范围和数字音量控制的。

第三个是电力计量。要同时看50Hz基波和最多到20次左右的谐波，带宽2kHz上下，动态范围要求高，还得有极强的工频抑制能力，否则计量误差会被电网频率的微小偏移带着跑。

三个场景的共性：信号带宽远小于转换器能跑的速度。这就是Σ-Δ能大展拳脚的地方——带宽有余量，就可以拿速度去换精度。

1.2 与SAR ADC的正面较量：过采样换来的不只是精度

很多人的默认思路是：要快就用SAR（逐次逼近型），要准就用Σ-Δ。这话对，但不完整。SAR的优势是单次转换快、没有延迟、功耗可控，做多路复用扫描时切换通道几乎不丢数据。它的短板在于位数上不去，工业级SAR做到18位就已经很吃力，因为内部电容DAC的匹配精度做不到那么细，而且每个采样点的噪声是"一次性"注入的，没有平均的机会。

Σ-Δ的路子反过来。它一次转换其实做了成千上万次比较，每次只出1位或几位，然后把这些"粗糙"的结果在数字域上累加平均。单次比较的误差是大的，但因为次数多，而且误差被整形到了高频，累加之后低频段的结果就非常干净。这就是过采样增益和噪声整形增益叠加的效果。

拿数字说话最直观。一个一阶单比特调制器，OSR=256，理论信噪比大约75dB，等效位数约12位。同样的调制器做成二阶，OSR还是256，理论信噪比能到115dB左右，等效位数接近19位。硬件只多了一个积分器，性能却提升了一个数量级——这就是拓扑阶数的威力。

1.3 拓扑结构的全局地图

就像电力电子圈讨论"电源拓扑结构汇总"、聊LLC拓扑结构时，讨论的是电感电容怎么摆、能量怎么流动一样，讨论Σ-Δ的拓扑结构，问的也是几个很实在的问题：环路里放几个积分器、反馈回来的信号是几位、数字侧用什么样的滤波器、采样发生在连续时间还是离散时间。

一条完整的Σ-Δ信号链，从前往后大致是：输入驱动网络、调制器（环路滤波器+量化器+反馈DAC）、数字抽取滤波器（通常是CIC/Sinc级联补偿滤波器）、输出速率控制。每一段都对应一组独立的噪声和误差机制，做设计时要一段一段过，不能只看总指标。数据手册上写的"24位无失码"，通常是在特定增益、特定输出速率、特定滤波器配置下的条件值，脱离了这些条件谈位数没有意义。

下面几节就按这条链逐段拆。先拆调制器，因为那是噪声整形的源头，也是拓扑选择真正发生的地方。

2. 拆开调制器：Σ-Δ拓扑的第一层骨架

2.1 一阶调制器的四大件与逐拍推演

一阶调制器的结构极简单，四个部件：一个减法节点、一个积分器、一个量化器（单比特就是比较器）、一个反馈DAC。

工作原理可以用一句话概括：积分器不断累积"输入减去反馈"的差值，量化器只看积分器输出的符号，反馈DAC把符号变回正负参考电压再送回去相减。因为反馈是负反馈，整个环路会自动把积分器的平均输出往零上拉，而反馈信号的平均值就等于输入信号的平均值。换句话说，输出比特流的密度就携带了输入信息。

用差分方程写出来更清楚。设积分器状态为u[n]，输入x[n]，反馈y[n]，量化误差e[n]：

u[n] = u[n-1] + x[n-1] - y[n-1] y[n] = u[n] + e[n]

把两式合并做z变换，得到经典的传递关系：

Y(z) = z^-1 · X(z) + (1 - z^-1) · E(z)

这里有两个关键结论。信号传递函数STF是z^-1，只是一个延迟，等于把输入原样传过去，没有任何衰减。噪声传递函数NTF是(1 - z^-1)，它在直流（z=1）处为零，在奈奎斯特频率（z=-1）处为2。也就是说，量化误差在低频被强烈压制，在高频被放大。

把NTF的幅度平方写成频率的函数：|NTF|² = [2·sin(πf/fs)]²。低频时sin很小，压制很强；频率接近fs/2时趋近于4，噪声被抬高了6dB。这就是"噪声整形"四个字的全部含义——噪声没有消失，总功率还是那么大，只是被赶到高频去了。

提醒：单比特一阶调制器有一个著名的毛病叫空闲音。输入是直流或者很小的缓慢变化信号时，输出会出现周期性的音调，落在带内就变成可听的啸叫或者可测的杂散。实际芯片要么加抖动（dither），要么直接用二阶以上。

2.2 环路阶数怎么选：二阶、三阶与MASH的取舍

阶数越高，噪声整形越猛。理论上每提高一阶，带内噪声就以更高的幂次下降。一阶的带内噪声随OSR的-3次方下降，二阶是-5次方，三阶是-7次方。这意味着同样的OSR下，二阶比一阶多两位半左右的等效位数。

但阶数不能无限加。环路阶数超过二阶，稳定性就成了大问题。高阶环路的噪声传递函数增益在带外非常高，量化器又是个强非线性环节，很容易在大信号输入时发生环路过载，积分器饱和，输出乱掉。工程上二阶是稳如老狗的选择，三阶需要仔细设计系数和积分器摆幅，四阶以上基本只存在于理论论文里。

想上高阶又不牺牲稳定性，有个折中方案叫MASH（多级噪声整形）。做法是把多个一阶或二阶的小环路级联起来，前一级的量化误差作为后一级的输入，最后用一套数字抵消逻辑把这些误差减掉。MASH-1-1等效二阶，MASH-2-1等效三阶，稳定性和一阶一样好。代价是数字抵消逻辑对模拟部分的匹配度要求高，模拟和数字之间稍有偏差，抵消就不干净，会有噪声泄漏。这也是为什么音频ADC里MASH很常见，而精密测量里二阶单环更吃香——后者对匹配不敏感，量产一致性更好。

2.3 量化器位宽：单比特的纯粹与多比特的代价

量化器可以是一位的比较器，也可以是三到五位的闪速ADC。这个选择直接影响后面的反馈DAC怎么做。

单比特的好处是巨大的：反馈只有两个电平，靠一对开关和两个参考点就能实现，天然完美线性，不需要任何匹配。而且单比特调制器的传递函数线性度极高，输入输出关系几乎是一条直线。代价是量化误差大（Δ就是满量程），必须靠高阶或者高OSR才能压下去。

多比特量化器直接降低了量化误差，等效于在公式里把6.02N这一项抬高。三位量化器比一位多出12dB，四位多18dB。但反馈DAC现在必须精确输出多个电平，而元件匹配是有限的。比如一个三位DAC，八个电平靠电阻分压或者电容阵列做，匹配差1%就意味着积分非线性差1%，这会把整个系统的线性度拖到12位以下——前面辛辛苦苦攒的18位精度全废了。

解决办法是动态元素匹配（DEM），这个技术在不同厂商手里叫法不一样，有叫DWA的，有叫数据加权平均的。原理是让DAC的各个单元轮流承担不同的权重，把失配误差在时间上打散，变成白噪声而不是固定杂散。用高频噪声换低频线性度，思路和噪声整形本身一脉相承。

实操经验是：位数要求16位以下、带宽要求不高，单比特二阶足够；要冲20位以上，多比特加DEM几乎是标配。自己搭分立调制器时，千万别一上来就搞多比特，反馈DAC的匹配你会做哭。

2.4 反馈DAC的非理想性：最容易翻车的地方

即使不考虑匹配，反馈DAC还有几个隐性误差源。

一是时钟馈通。DAC开关动作时，驱动信号会通过寄生电容耦合到积分器输入，形成一个与输入无关的小尖峰。这个尖峰每个周期都出现，频率成分丰富，一部分会落进信号带内。

二是建立时间不足。反馈必须在半个时钟周期内稳定到远高于目标精度的水平。一个18位系统要求反馈建立到0.5ppm以内，也就是大约21个时间常数。如果开关的RC时间常数不够小，或者驱动能力不够，反馈值会残留在上一次的状态上，产生与前一码相关的误差，表现为失真。

三是参考电压的调制。反馈DAC输出的电平直接参考Vref，如果Vref因为负载电流变化而抖动，反馈值跟着抖动，误差就直接注入环路。

注意：调试Σ-Δ时如果看到底噪正常但谐波很差，优先怀疑反馈DAC的建立和参考驱动；如果看到噪声还被"调制"成一组杂散，优先怀疑参考的瞬态响应不够。这两个方向能覆盖大部分疑难杂症。

3. 数字滤波器：Σ-Δ拓扑里被低估的另一半

3.1 Sinc/CIC滤波器为什么几乎是标配

调制器输出的比特流速率等于采样时钟fs，直接输出没意义，必须抽取降速并滤掉带外噪声。第一个滤波器几乎清一色是Sinc滤波器，也叫CIC（级联积分梳状）滤波器。

Sinc滤波器的传递函数长这样：

H(z) = [ (1 - z^-R) / (1 - z^-1) ]^K

R是抽取比，K是级数。它的频率响应是一串梳状的零点，零点位置在ODR的整数倍处（ODR是输出数据速率，等于fs/R）。级数K通常取环路阶数加一，二阶调制器配Sinc3，一阶配Sinc1或Sinc3。

为什么选它？因为它完全不需要乘法器。整个滤波器只有加法、减法和累加，硬件成本几乎为零，而且增益是精确的2的幂次，不存在系数量化误差。这在芯片面积和功耗上都是巨大优势。

代价是它的通带不平坦。Sinc3的通带在ODR/2处已经衰减了大约3.9dB，如果直接用，高频信号的幅度会被压下去。这就是为什么后面还要跟一个补偿滤波器。

3.2 抽取率、输出速率与噪声带宽的换算实操

这一段的计算是整篇里最实用的，值得反复看。

设调制器采样率fs，抽取比R，则输出数据速率ODR = fs/R。如果输出不做进一步过采样平均，那么有用带宽就是ODR/2，此时过采样率OSR = fs/(2·ODR/2) = fs/ODR = R。也就是说，抽取比直接等于过采样率。这个关系记住了，选型时能省很多事。

举个实例。某款24位Σ-Δ的调制器采样率fs = 1.024MHz，配置输出速率ODR = 10SPS，则R = 102400，OSR = 102400。这个OSR有多大？log10(102400) = 5.01。对二阶调制器，噪声整形带来的增益是50 × 5.01 = 250dB。这个数字当然不会真的实现，因为实际系统的噪声底被热噪声、参考噪声、1/f噪声限制住了，理论整形增益早就被吃掉了。但这也说明一件事：在低输出速率下，Σ-Δ的量化噪声根本不是瓶颈，模拟前端的噪声才是。

反过来，当ODR提到1000SPS时，R = 1024，OSR = 1024，log10 = 3.01，二阶整形增益150dB，仍然远超实际极限。所以选型时的判断逻辑是：先看模拟噪声能不能压住，再看量化噪声够不够，绝大多数情况瓶颈在前者。

如果数字侧再加一级平均（比如把ODR再除以4），等效OSR再乘4，但这是拿带宽换噪声，通常只在超低速场合用。

3.3 补偿滤波器、群延迟与建立时间

Sinc滤波器的通带下垂用补偿滤波器修正。补偿滤波器通常是个短FIR，系数经过优化，让整个级联响应在通带内平坦到0.1dB以内。它需要乘法器，但阶数不高，几十个抽头就够了。

延迟是另一个必须算清楚的东西。Sinc3的群延迟大约是1.5个输出周期，补偿滤波器再加几个。整体上，从输入变化到输出稳定，Sinc3配置下通常需要3个ODR周期。这个数字对多通道扫描是致命的。

举个例子。ODR = 10SPS时，一个通道的完全建立时间是300ms。8通道轮询一遍就是2.4秒，实时性完全没有了。这就是为什么多通道高精度采集要么用多个ADC并行，要么用SAR做扫描，要么接受慢速轮询。设计时如果没算这一笔，做出来的板子会"读数是上一个通道的"，而且这种错误在数据上表现为通道间串扰，非常难查。

提示：判断是否建立不足，有个快速办法——把通道顺序打乱再测一遍。如果读数和顺序强相关，就是建立时间问题，不是硬件干扰。

3.4 工频陷波与多通道同步

Sinc滤波器那一串零点在这里派上了大用场。如果ODR选成10SPS，那么零点在10、20、30……一直到50、60Hz全都有零点，50Hz和60Hz抑制可以做到100dB以上。这是电力计量和工业现场抗干扰的看家本领。

但有个前提：ODR必须精确。如果内部时钟有偏差，零点位置就偏，抑制深度会掉。比如时钟偏1%，50Hz零点的抑制可能从110dB掉到60dB。所以精密仪表里，时钟通常要外接晶振，而不是用内部RC振荡器。

多通道同步是另一个话题。要同时测量多个通道的相位关系（比如三相电的三路电压电流），所有通道必须共享同一个调制器时钟和同一套数字滤波时序，否则通道间的相位差会随抽取相位漂移。芯片里通常有"同步"引脚或者连续读取模式来保证这一点。做设计时，多片ADC的时钟走线要等长，否则相位误差会直接体现在功率计算上。

4. 关键参数计算：把SNR、ENOB、噪声自由位算明白

4.1 理论SNR公式的来龙去脉

网上流传的公式有好几个版本，容易看晕。我这里给出推导链条，理解了就不用背。

理想N位量化器的量化误差功率是 Δ²/12，其中Δ是量化步长。离散时间系统的量化噪声功率谱密度在奈奎斯特带内均匀分布，单边密度为 Δ²/(6·fs)。

没有整形时，落入带宽fb内的噪声功率为 Δ²/(12·OSR)，满幅正弦信号功率为 Δ²·2^(2N)/8，两者相比取对数，得到经典的：

SNR = 6.02N + 1.76 + 10·log10(OSR)

加上L阶噪声整形，带内噪声还要乘以|NTF|²在带内的积分，结果是：

SNR = 6.02N + 1.76 + (20L + 10)·log10(OSR) - 10·log10(π^(2L) / (2L + 1))

最后那一项是整形带来的"代价常数"。L=1时它等于-5.17dB，L=2时等于-12.9dB，L=3时约-21.4dB。阶数越高，这个惩罚越大，但前面(20L+10)那一项的斜率收益更大，所以总账还是划算的。

注意公式里的N是调制器内部量化器的位数，不是最终输出位数。单比特调制器N=1，此时6.02N+1.76 = 7.78dB。

4.2 OSR与ENOB的对照算例

把公式代进去算一遍，用表格列出来最直观。ENOB按(SNR - 1.76)/6.02换算。

这张表能读出好几个结论。第一，二阶相比一阶，ENOB大约多4.8位，而且OSR越高差距越大。第二，三阶在OSR=64时就能到18位，而二阶要OSR=256才能到18.9位，速度差了四倍。第三，理论值在OSR=256、三阶时给出25.5位，这已经超出了任何实际器件的能力，原因是前面提到的模拟噪声限制，以及高阶环路在大信号下的稳定性约束。

实际芯片的OSR不会做这么高，因为调制器时钟跑不快，且高OSR意味着低输出速率。真实产品一般在OSR=64到256之间取，配合二阶或三阶，标称18到22位有效。

4.3 无噪声位与峰峰值分辨率

数据手册上经常出现"无噪声位"或者"峰峰值分辨率"，这个指标比ENOB更贴地气，因为它直接对应你能看到多少位不跳。

定义是：把这些码值代进去算，NFR = log2(满量程 / 峰峰值噪声)。注意是峰峰值噪声，不是RMS。工程上峰峰值取RMS的6.6倍（对应±3.3σ），这是行业惯例，因为厂里要保证出厂测试时几乎不跳码。

举个例子。某24位ADC，增益128，ODR=10SPS，手册给RMS噪声0.25μV，满量程输入±20mV。峰峰值噪声 = 0.25 × 6.6 = 1.65μV。NFR = log2(40000/1.65) = log2(24242) = 14.6位。而同样条件下的有效位数可能标18位。两个数字都真实，只是定义不同，看方案时一定要确认手册给的是哪个。

这个区别在选型时非常关键。如果客户要的是"读数稳定不跳"，那就该看无噪声位；如果要做频谱分析看动态范围，那才看ENOB或者SNR。

4.4 从数据手册噪声表反推可用分辨率

真实手册会给一张"RMS噪声 vs 增益 vs 输出速率"的表格。用它的方法很简单：

第一步，确定你的应用需要的输出速率。往往是几个固定档位，比如10SPS、20SPS、100SPS。

第二步，确定信号幅度范围，选增益。注意增益是把满量程缩小了，同一档噪声下，增益越高信噪比越好，但输入范围也越小。

第三步，查表拿RMS噪声，乘以6.6得峰峰值，再按上节公式算NFR。

第四步，和需求对一下。如果NFR还差1位，可以降一档输出速率，噪声通常能降一半，约等于多1位。

经验：很多手册的噪声表是在短接输入（零输入）条件下测的，真实系统的噪声会更大，因为前端电路、参考、电源都会贡献。做评估板时别只信手册，一定实测。

5. 电路落地：容易被忽略的五个坑

5.1 参考电压：精度天花板

Σ-Δ的输出码本质上是输入与参考的比值乘以满量程码。参考上的任何误差、噪声、漂移，都会原封不动地体现到结果里，而且没有任何环路能修它。

选参考有三个要点。初始精度决定了系统增益误差，可以校准掉。温漂没法校准（除非带温度传感实时补偿），所以要选低漂移的，精密测量里1ppm/°C以下才够看。噪声直接叠加在结果上，要看0.1Hz到10Hz的峰峰值噪声指标，以及宽带噪声密度。

有个省事又高效的办法叫比例式测量。称重电桥的激励和ADC的参考用同一个电压源，那么激励电压的漂移会同时影响桥路输出和参考电压，两者相除正好抵消。这是称重行业的标准做法，能把对电源稳定性的要求降低一个数量级。代价是激励源必须有足够的驱动能力，且走线上要开尔文连接，否则引线电阻的压降会破坏比例关系。

5.2 时钟抖动：连续时间拓扑的软肋

连续时间Σ-Δ（CT-ΔΣ）的采样发生在环路滤波器的输出端，那里是连续变化的模拟电压。采样时刻的抖动会让采样值产生误差，误差大小等于电压变化率乘以时间抖动。输入信号幅度越大、频率越高，这个误差越大。

对离散时间Σ-Δ（DT-ΔΣ），采样发生在开关电容网络上，是在特定的时钟相位里完成电荷转移，对时钟抖动的敏感度低得多。这是DT结构在精密测量里占主流的原因之一。

量化一下时钟抖动的要求。假设输入是1kHz满幅正弦，幅度A，最大斜率是2πfA。要把抖动误差压到18位以下，相对误差要小于2^-18 ≈ 3.8ppm。那么允许的抖动是 3.8e-6 / (2π × 1000) ≈ 6e-10秒 = 0.6ns。这是很宽松的要求，普通晶振都能满足。但如果输入是100kHz，允许抖动就降到6ps，就得用低相噪晶振了。

所以结论是：低频高精度场合，时钟抖动基本不用操心；宽带或者高频输入场合，一定在选型清单里加上时钟指标。

5.3 输入驱动与RC网络：不是随便加个电容

DT-ΔΣ的输入是开关电容，每个采样周期都要从外部电路抽取电荷。如果外部驱动能力不足，输入电压会在采样瞬间塌一下，产生增益误差和失真。

标准做法是在输入端加一级RC加缓冲。RC的作用有讲究：电阻不能太大，否则采样窗口内电荷来不及补充，产生与采样率相关的误差；电容要用C0G/NP0，绝不能用X7R或Y5V，因为后者有压电效应和强电压系数，会把输入信号本身的失真放大。

经验数值是这样的：假设ADC的采样电容是Cs，采样窗口是Ts，外部RC时间常数应该满足RC < Ts/10。同时电阻的热噪声要算进去，R的噪声密度是√(4kTR)，折合到输入要小于目标噪声的1/5以下。两个约束一夹，电阻通常在几十欧到几百欧之间，电容在0.1μF到1μF之间。

特别注意：RC截止频率要高于信号带宽，但不能太靠近采样频率的混叠区。如果截止频率设得太高，抗混叠就形同虚设；设得太低，通带内的相位和幅度会被改变，动态性能下降。一般取截止频率为ODR的3到5倍比较稳妥。

5.4 常见问题速查表

把踩过的坑整理成表，遇到问题可以对号入座。

这张表里的每一条都是实际调试中验证过的。特别是"读数随电源变化"这一条，八成是没用比例式接法，改完之后电源要求立刻宽松很多。

6. 拓扑选型对照：连续时间与离散时间怎么挑

6.1 CT-ΔΣ与DT-ΔΣ的核心差异

离散时间（DT）是开关电容实现，环路滤波器由运放和电容阵列组成，采样在电容上完成。它的优势是采样时刻精确、对时钟抖动不敏感、系数由电容比决定所以精度高、工艺迁移性好。劣势是输入是开关电容负载，需要缓冲驱动；采样网络本身带来kT/C噪声；运放需要足够的带宽和摆率来在采样窗口内稳定。

连续时间（CT）用电阻电容做环路滤波器，采样发生在量化器前面。优势是天然有抗混叠能力（环路滤波器本身就是低通）、不需要输入缓冲和开关电容噪声、功耗更低、速度可以做很高。劣势是对时钟抖动敏感、RC时间常数的绝对值随工艺和温度漂移（需要调谐电路）、反馈DAC的波形形状（比如归零RZ还是非归零NRZ）会影响性能。

选型逻辑很清晰。低速精密（<10kSPS）、要求高线性度，选DT。高速宽带（>1MSPS）、要求低功耗，选CT。中间地带看具体需求，比如音频领域两者都有，CT在低功耗便携产品里更常见。

6.2 隔离与多通道场景的拓扑变形

工业现场经常要求通道间隔离，或者输入与系统地隔离。这时候Σ-Δ有个独特优势：调制器输出是数字比特流，可以用单个光耦或数字隔离器传到副边，数字隔离器不传递模拟误差，隔离度可以做到几千伏。相比之下，SAR做隔离要隔离整个模拟通道，成本和精度都吃亏。

常见的做法是隔离型Σ-Δ，比如用于电机相电流检测的隔离放大器，内部就是一个CT-ΔΣ调制器，输出单比特流通过隔离带传到原边的数字滤波器。选这类器件时要看两个指标：一是隔离带引入的抖动和码间偏移（因为隔离器有传播延迟抖动），二是直流精度（失调和增益误差）是否被隔离带的失配污染。

多通道场景的另一个变形是共享参考与共享时钟。多片ADC共用同一个低漂移参考，可以保证通道间增益一致，做相对测量时误差互相抵消。时钟共享则是保证相位一致的前提，走线要匹配，最好用扇出缓冲而不是级联。

做过多路热电偶采集的朋友应该有体会：8路热电偶，每路都要冷端补偿、都要抗混叠、都要滤波，最后还要轮询。这种场合用一片多通道Σ-Δ比分立方案省太多事，代价就是要接受轮询带来的延迟和通道间的时间偏差。如果被测对象变化很慢（温度就是典型），这些代价完全不是问题。

关于实测的一点个人体会

我自己的习惯是，拿到任何一款Σ-Δ器件，先不急着配前端，就把输入短接、参考接好、时钟接外部晶振，用厂家软件把所有ODR档位的噪声扫一遍。这条曲线一画出来，器件的真实能力就清楚了，和手册对不上的地方也立刻暴露。然后再逐级把前端加回去——先加RC、再加缓冲、再加传感器——每加一级测一次噪声，这样一旦指标掉下去，马上就知道是哪一级贡献的。

最后分享一个小技巧：评估Σ-Δ系统时，除了看时域噪声，一定要看频域。把输出拉到几千个点做FFT，如果底噪是一块平的，说明是白噪声，降ODR就能改善；如果底噪上有隆起的包，那多半是1/f噪声或者参考的低频漂移，这时候降ODR反而改善不明显，得从器件和电路上想办法。这个判断能帮你少走很多弯路。