BUCK电路从原理到实测：电感选型、同步整流与环路补偿

手上接过一块板子，24V输入，要给一颗1.0V/15A的FPGA内核供电。上一版图省事用了一颗线性稳压器，通电三十秒后封装烫到不敢碰，效率算下来不到4%。换成BUCK电路之后，同样是那颗芯片，温度掉到五十度出头，效率稳在88%以上。差别不在芯片本身，而在于BUCK把"多余的电压"当成了可以搬运的能量，而不是硬生生烧掉的功耗。这就是BUCK电路最朴素的价值主张：它是目前所有中高功率降压场合的默认答案，从板级DC-DC模块到手机里的PMIC，从服务器主板的多相供电到车载电子的48V转12V，底层拓扑都是它。这篇文章面向刚接触开关电源的硬件工程师、需要自己算一遍参数的学生，以及被环路振荡折磨过、想系统梳理一遍的从业者。我不打算从半导体物理讲起，而是按"真实项目里你会遇到的顺序"把BUCK电路拆一遍：先看清楚一个开关周期里电流到底怎么流，再把电感和电容的账算清楚，然后谈上下管的取舍、环路的稳定性、仿真怎么设、实测波形怎么读。全程给公式、给数、给踩过的坑。

1. 别把BUCK当成"降个压而已"：一个周期里的真实电流路径

1.1 从线性稳压到开关降压，省下来的那部分功率去了哪

线性稳压器的原理是把多余的电压压在一个调整管上，负载电流全部从调整管流过，压差乘以电流就是纯粹的发热。24V降到1V、15A，调整管上要烧掉(24-1)×15≈345W，这个数字本身就说明方案不成立。BUCK换了个思路：它不让功率管工作在放大区，而是让它像一个高速开关，要么完全导通（压降接近0），要么完全关断（电流为0）。功率管在两种状态下都不产生大功率损耗，只在两者之间切换的极短瞬间才有交叠损耗。

那电压是怎么"降"下来的？答案是电感和电容组成的低通滤波器，对开关节点方波取平均值。如果开关节点在高电平停留的时间占整个周期的比例为D，那么经过LC滤波后得到的直流分量就是Vin×D。想得到1V输出，从24V输入，理想情况下D≈4.2%。听起来很轻松，但真正的问题是：剩下的95.8%时间，电感里的电流得有地方去。这就引出了续流回路，也是BUCK区别于其他拓扑的核心结构。

理解这一点很关键：BUCK的本质不是"消耗"电压，而是"切碎再平均"。所有关于纹波、效率、EMI的问题，都是从"切碎"这个动作派生出来的。

1.2 高边导通与低边导通，电感电流的两个阶段

把一个完整开关周期切成两段来看。第一阶段，高边开关（通常是N沟道MOSFET）导通，开关节点的电压等于Vin，电感两端承受的电压是(Vin − Vout)，电感电流线性上升，斜率为(Vin − Vout)/L。这段时间里，负载电流由输入电源通过电感提供，同时电感在储存能量。

第二阶段，高边开关关断。电感电流不能突变，它会寻找新的通路。非同步方案里，续流二极管正向导通，开关节点电压被钳到约−0.7V（或者用肖特基的话约−0.4V），电感两端电压变成(−Vout − Vd)，电流线性下降，斜率为(Vout + Vd)/L。同步方案里，低边MOSFET导通取代二极管，压降变成Iout×Rds(on)，损耗小很多。

稳态下，电感电流一个周期内的净变化必须为零，这就是伏秒平衡：上升阶段的伏秒数等于下降阶段的伏秒数。

(Vin − Vout) × ton = (Vout + Vd) × toff

忽略二极管压降和导通损耗，就能得到那个最常用的关系式：

D = Vout / Vin

这个式子只对CCM（连续导通模式）成立，而且是没有考虑任何损耗的理想值。实际设计中，如果效率是η，更接近的估算应该是D ≈ Vout / (Vin × η)。别小看这个修正，24V转1V、效率88%时，实际占空比是4.7%而不是4.2%，差了整整12%。在低占空比场合，这个差别会直接影响你对最小导通时间余量的判断。

1.3 CCM与DCM的分界，以及它如何反过来决定你的电感

电感电流在下降阶段结束时是否降到零，把BUCK分成两种工作模式。如果没降到零，就是CCM；如果降到零并且保持为零直到下一个周期开始，就是DCM。

分界点由电感电流的纹波幅度决定。设输出电流为Iout，电感纹波峰峰值为ΔIL，那么CCM的边界就是：

Iout(crit) = ΔIL / 2

当负载电流大于这个值时进入CCM，小于时进入DCM。DCM不是"坏模式"，轻载下它反而能降低开关损耗、提高效率，很多芯片会主动在轻载时切到DCM或者跳周期模式。真正要警惕的问题是：模式切换会导致环路增益和传递函数发生跳变，如果补偿网络只在CCM下设计好了，轻载切到DCM时可能出现输出电压轻微跳动或者低频振荡。

更隐蔽的坑是DCM下BUCK的传递函数会多出一个极点，相位下降更快。我遇到过一款12V转3.3V的模块，满载时稳定得很，一放到10%负载就开始出现几十赫兹的低频摆动，示波器上看就是输出电压缓慢地上下起伏。查了半天补偿，最后发现是芯片在轻载下自动进了DCM，而数据手册给的补偿参数是按CCM给的。解决办法要么是加一点假负载把工作点压回CCM，要么是按DCM重新算补偿，或者选一颗在两种模式下环路都经过优化的芯片。

2. 电感怎么选：从纹波率r反推，而不是随手抓一个

2.1 纹波率r是整条计算链的起点

很多新手算电感时直接套公式，但套哪个公式取决于你先定了什么。我的习惯是先把纹波率r定下来。r的定义是电感纹波峰峰值与输出电流之比：

r = ΔIL / Iout

也就是 ΔIL = r × Iout。工程上r通常取0.2到0.4，对应的就是大家常说的"纹波取负载电流的20%到40%"。为什么是这个范围？因为r太小意味着电感量很大，物理尺寸大、DCR高、成本高，而且动态响应会变慢；r太大则峰值电流高，MOSFET和电感的饱和电流要求都要往上抬，输出纹波也会变大，还可能让系统提前进入DCM。

r = 0.3 是我在大多数通用场合的默认起点。15A输出就意味着ΔIL = 4.5A，峰值电流7.25A，这个数字后面选电感和算MOSFET损耗都要用到。

拿到ΔIL，电感量就可以从下降阶段的伏秒关系推出来。下降阶段电感两端电压是Vout（忽略二极管或Rds压降），持续时间是(1−D)/fsw，所以：

ΔIL = Vout × (1 − D) / (L × fsw)

移项得到：

L = Vout × (1 − D) / (ΔIL × fsw)

代进具体数字：Vin=24V，Vout=1V，fsw=500kHz，Iout=15A，r=0.3。D = 1/24 ≈ 0.0417（理想），ΔIL = 4.5A。

L = 1 × (1 − 0.0417) / (4.5 × 500000) ≈ 0.426 μH

取标准值0.47μH，然后回代校验一下实际r。会发现算出来的L只有零点几微亨，很多人第一反应是"这也太小了"。确实小，因为500kHz下低占空比，电感承受的伏秒数非常小。但这也带来一个隐患：这么小的电感，DCR往往只有零点几毫欧，但饱和电流和RMS电流的余量必须仔细看。

2.2 饱和电流、RMS电流和DCR：三个绝不能混为一谈的规格

选电感时数据手册上会给出好几个电流值，混用会直接导致炸机。我见过最典型的事故是拿着Isat去对标输出电流，结果一上满载电感就饱和，电流直接冲到十几安培，MOSFET当场击穿。

还是用上面的例子：Iout=15A，ΔIL=4.5A，峰值电流Ipk = 15 + 2.25 = 17.25A。那么Isat至少选到21A以上，取25A的料比较安心。电感的RMS电流不是15A，要算上纹波：

IL(rms) = √(Iout² + ΔIL²/12) ≈ √(225 + 1.6875) ≈ 15.06A

可以看到纹波对RMS的贡献很小，这是因为三角波的RMS增量与ΔIL的平方成正比除以12，量级不大。所以主要看平均值，但饱和电流必须按峰值算。

DCR的损耗是Iout² × DCR，15A下即使DCR只有2mΩ，也是0.45W的损耗，占输出功率15W的3%。这个损耗在低电压大电流场合不能忽略，而且它会随温度上升（铜的正温度系数约0.39%/℃），100℃时DCR可能比25℃时高近30%。

提示：电感的饱和电流通常是在25℃下标注的，铁粉芯和部分合金粉芯在高温下Isat会下降。如果你选的是成本敏感的铁粉芯料，务必查一下100℃下的Isat曲线，很多料会掉20%以上。

2.3 输出电容这一侧的账要单独算

输出纹波不是只有电容充放电那一项。完整的输出纹波由三部分构成：电容充放电分量、ESR引起的分量、以及ESL引起的分量。对陶瓷电容来说，ESR和ESL都很小，充放电分量占主导；对电解电容和钽电容，ESR分量往往是主要项。

充放电分量近似公式：

ΔVc = ΔIL / (8 × fsw × Cout)

ESR分量：

ΔVesr = ΔIL × ESR

两个分量相位不同，不能简单相加，但工程估算中通常直接把充放电分量和ESR分量按大小取较大者，或者保守地取两者之和的80%左右。

继续前面的例子，假设要求输出纹波不超过10mV，用陶瓷电容。先看ESR分量：ΔIL=4.5A，如果每颗电容ESR是3mΩ，用4颗并联后是0.75mΩ，ESR分量约3.4mV。再看充放电分量：

Cout = ΔIL / (8 × fsw × ΔVc) = 4.5 / (8 × 500000 × 0.01) = 112.5 μF

也就是说需要约113μF的容值。考虑到陶瓷电容的直流偏压效应，标称22μF的0805 X5R电容在1V偏压下可能只剩15μF左右（1V偏压其实影响很小，但如果是12V输出场合就要严重打折），所以要按有效容值反推。另外还要注意降额：陶瓷电容在温度变化和偏压下容值会掉，一般按标称值的60%~70%去估算。

输入电容常被忽略，但它在低占空比场合才是压力最大的那个。输入电容的RMS电流为：

Icin(rms) = Iout × √(D × (1 − D))

D=0.0417时，这个值是15 × √(0.0417 × 0.9583) ≈ 15 × 0.2 = 3A。看似不大，但输入电容还要承受输入电源的引线电感与开关动作产生的谐振，实际选型时通常按RMS电流并考虑纹波电流额定值降额50%以上。低占空比场合还有一个反直觉的现象：D越小，输入电容的RMS电流反而越小，最恶劣的点在D=0.5。所以24V转12V这种中占空比场合，输入电容反而要选得更扎实。

3. 上下管的取舍：同步整流不是"更先进"这么简单

3.1 二极管续流的损耗账，以及它什么时候还能用

非同步BUCK用一颗续流二极管替代低边MOSFET，优点是控制简单、没有死区问题、轻载效率好（因为二极管在电流反向时会自然截止，不会出现同步整流那样反向抽电流的问题）。缺点是导通损耗大，压降基本固定在0.3V到0.7V之间。

损耗估算：二极管平均电流约等于Iout×(1−D)。1V输出、D=0.04的场合，续流阶段占了96%的时间，平均电流15×0.96≈14.4A，如果压降0.4V，损耗就是5.76W。而总输出功率才15W，这个损耗根本不可接受。这就是为什么低压大电流场合几乎清一色用同步整流。

但反过来说，如果输出是12V、电流2A，续流阶段压降0.4V、平均电流2×0.5=1A，损耗0.4W，占24W输出的1.7%，完全可以接受，而且还能省掉低边MOSFET和它的驱动电路。所以选择哪种结构，要看电压和电流的组合，不能一概而论。

3.2 死区时间：同步整流躲不开的那笔损耗

同步整流的结构是低边MOSFET在续流阶段导通。但高边和低边不能同时导通，否则输入直接短路，这就是"直通"。所以驱动信号之间必须插入死区时间，让两个管子都处于关断状态一段时间。

死区时间太短，直通风险高；太长，低边体二极管会在这段时间里导通，产生额外的导通损耗。这笔损耗是：

Pdead ≈ Vd × Iout × tdead × fsw × 2

前面系数2是因为一个周期里有两次死区（高边关断到低边导通，低边关断到高边导通）。如果Vd=0.7V，Iout=15A，tdead=30ns，fsw=500kHz，Pdead ≈ 0.7 × 15 × 30e-9 × 500e3 × 2 ≈ 0.315W。看着不多，但占15W输出的2.1%，而且在轻载时这部分损耗不会成比例下降，会显著拉低轻载效率。

实际选芯片时要看它的死区时间能不能自适应。有些控制器会检测开关节点的电压，等它掉到接近零再打开低边管，这叫自适应死区，能把死区时间压到最优。固定死区的芯片就要在数据手册的推荐值附近权衡，或者用外部电阻微调。

3.3 自举电容与栅极驱动的那些实战细节

高边是N沟道MOSFET时，它的源极浮在开关节点上，栅极驱动电压必须以开关节点为参考。这就需要自举电路：一颗自举电容从驱动芯片的BOOT脚接到开关节点，一颗自举二极管从VCC接到BOOT脚。

自举电容的取值要看高边管栅极电荷Qg和允许的电压跌落。经验公式：

Cboot ≥ 10 × Qg / ΔVboot

假设Qg=20nC，允许跌落0.2V，那么Cboot ≥ 10 × 20e-9 / 0.2 = 1μF。选0.1μF还是1μF？很多设计默认放0.1μF，但在低占空比场合，高边管导通时间极短，自举电容充电的时间窗口是(1−D)的那一段，其实很充裕；真正紧张的是高占空比场合，因为留给自举电容充电的时间只有关断期，很短。如果你的应用占空比超过80%，就要仔细核算自举电容能否在关断期内充满，必要时加一颗小的辅助充电电路或者选带涓流充电功能的驱动芯片。

另一个坑是自举电容的耐压和介质类型。它承受的电压是VCC，通常5V或12V，但开关节点的高频振铃会叠加在上面，所以耐压至少取VCC的两倍。介质要用X7R，X5R的容值随电压和温度变化太大，容易导致驱动不足。

提示：调试时如果发现高边MOSFET偶尔不导通、效率忽高忽低，先量一下自举电容两端的电压波形。正常的应该是稳定的方波台阶，如果看到明显的凹陷或者平台不稳，基本就是自举电容偏小或者自举二极管反向恢复特性太差。

4. 环路补偿：为什么你的板子在负载跳变时会叫

4.1 LC双极点、ESR零点，以及BUCK没有右半平面零点这件事

BUCK的功率级传递函数里，电感和输出电容构成一个二阶低通，在

fLC = 1 / (2π × √(L × Cout))

处产生一对共轭极点。在这对极点之前，增益是平坦的；过了这个频率，增益以−40dB/dec的速度下降，相位迅速滑向−180°。

输出电容的ESR会引入一个零点，位置在

fESR = 1 / (2π × ESR × Cout)

这个零点带来最多+90°的相位提升，对稳定性是有利的。所以用低ESR的陶瓷电容时，这个零点频率很高，帮不上忙；用电解电容时，ESR零点反而成了关键的相位来源。

这里要特别澄清一个经常被误传的说法：很多人把右半平面零点（RHPZ）的麻烦算到BUCK头上，其实BUCK在CCM下没有RHPZ。RHPZ是BOOST和BUCK-BOOST拓扑的固有特性，因为那里的能量传输路径是"先存后放"，控制到输出的响应在初始阶段是反方向的。BUCK的能量在开关导通时就直接送到输出，不存在这个反向延迟。所以BUCK的补偿相对容易做，穿越频率可以取到fsw/5甚至更高（只要采样和驱动允许）。真正需要警惕的是DCM下多出来的那个极点，以及低占空比时最小导通时间带来的非线性。

4.2 Type II与Type III补偿的适用边界

补偿网络的选型，本质上是看"LC双极点在穿越频率处带来了多少相位损失，以及有没有可用的零点来补"。

判断依据很简单：如果LC双极点频率远高于目标穿越频率（至少3倍以上），那在穿越频率处相位损失有限，Type II通常够用。如果LC极点接近或低于穿越频率，那在穿越点相位已经掉了很多，必须用Type III的两个零点去把相位拉回来。

举个具体例子。L=0.47μH，Cout=113μF，那么

fLC = 1 / (2π × √(0.47e-6 × 113e-6)) ≈ 21.8 kHz

如果目标穿越频率设在50kHz，LC极点就在穿越频率之下，此时相位已经接近−180°，加上原点极点的−90°，总共−270°，必须靠Type III的两个零点补回至少100°以上才能保证45°的相位裕度。这就是为什么低压大电流、小电感大电容的场合几乎都用Type III。

反过来，如果L=10μH、Cout=100μF，fLC≈5kHz，穿越频率设在10kHz，同样需要仔细补偿。所以关键不是"哪种更好"，而是"你的极点在哪里"。

4.3 用PID的语言重新理解补偿网络

如果你做过数字控制，用PID来理解模拟补偿会清楚很多。Type II和Type III本质上是不同阶数的PID：

• 纯积分环节对应原点极点，消除稳态误差
• 比例环节提供中频增益，决定穿越频率
• 微分环节提供相位超前，对应补偿网络里的零点

模拟补偿里的零点通常不是"真零点"，而是用RC串联网络实现的"极点-零点对"，因为纯微分在高频噪声下会放大噪声，所以要在高频加一个极点去压制。这一点在数字PID里同样存在：直接实现的D项对采样噪声极其敏感，实际代码里都会加一个低通滤波，形式上是

D(z) = Kd × (1 − z⁻¹) / (1 − a×z⁻¹)

其中a越接近1，滤波越强，但相位超前也越少。这个取舍和模拟补偿中选择零点/极点放置位置完全是一回事。

穿越频率的选择上，我的一般原则是取fsw的1/10到1/5。500kHz开关频率，穿越频率取50kHz到100kHz。取太低，动态响应慢，负载跳变时过冲大、恢复时间长；取太高，容易受开关纹波和采样延迟影响，还可能撞上LC极点导致相位裕度不足。数字电源还要额外考虑计算延迟，一般一拍的计算延迟在穿越频率处会带来约

Δφ = 360° × fc / fsw

的相位损失。fc=100kHz、fsw=500kHz时，这一项就是72°，非常可观。所以数字控制下穿越频率通常要压到fsw/10以下。

4.4 数字电源里的PID实现差异

模拟补偿是连续时间系统，数字PID是离散的，两者在低频段行为接近，高频段差异明显。除了前面说的计算延迟，还有几个实际问题：

第一是采样时刻。ADC什么时候采样输出电压，直接决定了它采到的是平均值还是瞬时值。如果在开关动作的瞬间采样，会采到大量纹波噪声，PID会把这个噪声当成误差去调节，导致抖动。常见做法是在开关周期的固定相位点触发采样，比如让采样点落在低边管导通的中间位置，此时开关噪声最小。

第二是量化误差。12位ADC在输出电压为1V、参考电压为3.3V时，LSB约0.8mV。如果PID的积分增益算得太小，量化误差可能让积分项在几个LSB之间来回跳，产生极限环振荡。这种情况下要么提高ADC位数，要么用增量式PID（只对变化量积分），要么给PID输出加一个最小的PWM步进限制。

第三是饱和与抗饱和。启动瞬间误差最大，PID的积分项会疯狂累积，等到输出接近目标值时积分项已经饱和，必须靠反向误差慢慢把它拉回来，表现为输出电压长时间冲过头再缓慢回落。解决办法是加抗积分饱和逻辑：当PID输出达到限幅值时，停止积分累加，或者按超限比例回退。

5. 仿真验证：LTspice和Tina-TI里最容易骗到你自己的几个设置

5.1 先用理想模型跑通，再上厂商模型

仿真BUCK，我建议分两步走。第一步用理想开关、理想电感和电容跑一遍，目的是验证你的参数计算对不对，波形是否符合预期。这一步跑通了，说明你的伏秒平衡算对了、占空比算对了、纹波估算合理，心里有底。

第二步再换成厂商的平均模型或者详细模型。LTspice里很多芯片有官方的平均模型，好处是仿真速度快、能直接跑AC扫描；Tina-TI则有大量TI的参考设计，参数都已经调好了，改几个值就能出结果。厂商模型的价值在于它的补偿网络是内部集成的，你可以直接看到实际芯片在负载跳变下的响应，而不必自己搭补偿。

要小心的是，平均模型不包含开关动作，所以看不到开关节点振铃、驱动损耗和死区效应。它适合验证环路，不适合验证效率和EMI。详细模型（开关级）能看到所有细节，但仿真时间会拉长很多，尤其是小时间步长下跑几十毫秒的启动过程，可能要等很久。

5.2 负载阶跃、启动和AC扫描的正确打开方式

负载阶跃是验证环路最实用的仿真。在LTspice里用一个电流源做负载，设置成脉冲形式：

I1 out 0 PULSE(1 15 5m 1u 1u 5m 20m)

意思是初始电流1A，5ms时开始跳变，上升时间1μs，跳到15A并保持5ms，然后回到1A，周期20ms，无限重复。1μs的上升时间已经足够模拟真实负载跳变，再快意义不大，反而可能激起仿真本身的数值振荡。

启动过程要在电源上加软启动或者斜坡，可以用PWL源慢慢爬升输入电压，或者用厂商模型自带的软启动功能。直接给满输入会让浪涌电流冲得很高，仿真也容易在启动瞬间卡住。

AC扫描是重点。开关电源是时变系统，直接对开关电路做.ac分析是没有物理意义的，得到的曲线不是真实的环路增益。正确的做法有两种：一是用平均模型（厂商提供的平均模型内部就是连续时间的小信号模型），二是自己搭平均化的功率级模型。很多人在这一步犯错：直接对详细模型跑.ac，结果看到一条莫名其妙的曲线，还以为自己补偿没做好，实际上是方法错了。

用平均模型扫出环路增益后，重点看两个数：穿越频率处的增益是否为0dB，以及该点的相位裕度。相位裕度45°到60°是健康区间，低于45°会在负载跳变时出现明显振铃，高于70°则响应偏慢。

5.3 收敛性与"假波形"，以及怎么辨别

LTspice跑开关电源最常见的报错是"Time step too small"或者收敛失败。这通常是因为电路里有理想元件导致的突变、电感电流不连续、或者二极管模型的急剧转折。几个实用的缓解手段：

• 给MOSFET模型加一点导通电阻，不要用0Ω的理想开关
• 电感和电容不要加理想的初始条件，让它从零自然启动
• 在仿真设置里放宽容差：reltol从1e-3调到1e-2，abstol从1e-12调到1e-9
• 加一个小的并联电阻（比如1MΩ）到开关节点，避免纯电容节点悬空
• 用.tran 0 10m 5m 100n，跳过前5ms的启动段，只保存后5ms的稳态数据

更麻烦的是"假波形"——仿真能跑完，但波形看起来对，实际上有问题。最典型的是时间步长太大，把开关纹波整个平均掉了，看起来输出纹波极小，实际一测完全不是那么回事。判断方法是把最大时间步长设成开关周期的1/100以下，比如500kHz对应设置成20ns，再看波形是否还一样。如果波形随步长变化明显，说明之前的波形是数值伪影。

另一个假象是理想电容没有ESR和ESL，仿真出来的纹波比实际小很多。做纹波仿真时，一定要给输出电容串上实际的ESR，否则结论没有参考价值。

6. 上电实测：波形上的每一个异常都有名字

6.1 测量手法本身就会制造问题

第一次测开关节点波形的人几乎都会被那个巨大的尖峰吓到：明明Vin是24V，示波器上却看到了接近50V的峰值。先别急着改电路，八成是探头的问题。

标准示波器探头的接地夹子有一根十几厘米长的地线，这段导线有约100nH的电感。当你把它夹在电路的地上，而探针点在开关节点时，这个电感与探头的寄生电容构成一个谐振回路，在开关瞬间被激发，形成几十兆赫兹的高频振铃。你看到的尖峰很可能大部分是测量系统产生的，不是电路里的真实电压。

正确做法是用探头的接地弹簧（短地线配件），把地环路面积压到最小。标准示波器探头配件里都有这个小弹簧，就是很多人嫌麻烦不用。换上弹簧之后，同样的电路，尖峰会明显减小。如果条件允许，用差分探头测开关节点与地之间的电压，或者用两个单端探头分别测开关节点和地，然后在示波器里做数学相减，这两种方法都能得到更真实的波形。

测输出纹波也是同样的道理。纹波经常只有几毫伏，而探头的地环路会引入几十毫伏的开关噪声。测纹波要把示波器带宽限制到20MHz，用弹簧地线，探针直接点在输出电容的焊盘上，不能点在距离电容几厘米远的地方。

6.2 开关节点振铃、驱动电阻与缓冲电路

排除测量因素之后，如果开关节点确实还有明显振铃，就要处理了。振铃的来源是开关过程中，高边管关断时，电感电流被迫换流，开关节点上的寄生电容（MOSFET的Coss、电感的寄生电容、PCB走线电容）与回路寄生电感发生谐振。

控制振铃有三个常用手段，按优先级排序：

第一是加大高边MOSFET的栅极驱动电阻。驱动电阻大了，MOSFET的开通和关断变慢，di/dt降低，振铃自然减弱。代价是开关损耗增加。开关损耗近似为

Psw = 0.5 × Vin × Iout × (tr + tf) × fsw

假设tr+tf=20ns，Vin=24V，Iout=15A，fsw=500kHz，Psw = 0.5 × 24 × 15 × 20e-9 × 500e3 = 1.8W。这已经不小了。把驱动电阻加大一倍，开关时间可能变成40ns，损耗翻倍到3.6W。所以驱动电阻要一点点加，边加边看效率和振铃的平衡点。

第二是在开关节点加RC缓冲电路。串联的R和C从开关节点接到地，C用来吸收高频能量，R用来耗散。C的取值一般按开关节点寄生电容的3到5倍选，R按特征阻抗√(L/C)选。这种办法能有效压制振铃，代价是每个周期在C上耗散的能量，损耗约为C×Vin²×fsw。

第三是优化PCB布局。这是最根本但最容易被忽视的一环。高边管、低边管、输入电容构成的回路是电流变化率最大的回路，它的面积必须尽可能小。输入电容要紧贴两个MOSFET放置，走线要宽而短，过孔要多。很多人把输入电容放在板子另一头，结果就是振铃怎么调都压不下去。

6.3 负载跳变波形判读清单

负载跳变是检验环路最直接的手段。用电子负载做0.5A到满载的阶跃，上升斜率调到1A/μs左右，抓输出电压波形。怎么看这个波形，我一般的顺序是：

先看下冲和过冲的幅度。在穿越频率fc处，负载跳变引起的电压过冲近似为

ΔV ≈ ΔI / (2π × fc × Cout)

ΔI=14.5A，fc=50kHz，Cout=113μF，算出来ΔV ≈ 14.5 / (2 × 3.14 × 50000 × 113e-6) ≈ 0.41V。这个数相当大，说明穿越频率设得太低或者电容不够。如果想压到100mV以内，要么把fc提高到200kHz，要么把电容加到近500μF。这就是为什么大电流低压电源的输出电容总是堆得密密麻麻。

再看振铃的频率和衰减。振铃频率大致等于环路穿越频率，振荡的周期数反映相位裕度。一个健康的系统，负载跳变后过冲在3到5个周期内衰减到稳态值的1%以内。如果振铃持续十几个周期还不衰减，说明相位裕度不足，需要调整补偿网络的零点位置，通常是把零点往低频移，或者降低整体增益把穿越频率压低。

最后看恢复时间和稳态误差。恢复时间是指输出回到并保持在±1%误差带内的时间。稳态误差主要看积分环节够不够强，如果负载跳变后输出电压总是差那么十几毫伏回不到设定值，说明积分增益偏小，或者有采样偏置没校准。

提示：读负载跳变波形时，别忘了同时抓一下电感电流。如果电感电流在跳变后出现明显的阶梯状或者不对称的上升下降，可能是限流环提前介入，或者驱动能力不足导致占空比受限。这个信息比输出电压波形更能说明问题。

实测中最常见的组合问题是：轻载时进入DCM导致环路特性变化，重载跳变时又因为峰值电流限制触发了限流。这两个都是数据手册里写得比较靠后才提到的东西，但恰恰是实际调板子时最容易撞上的。我的习惯是在第一次上电前，就把数据手册里的限流阈值、最小导通时间、最小关断时间、软启动时间这几个参数先标出来，算一遍它们分别在什么工况下会起作用，这样调试时心里有底，知道哪些现象是芯片的既定行为，不是自己电路的问题。