高速PCB外层铜箔粗糙度与插损选型避坑指南

板子从工厂回来，第一件事就是上 VNA 打插损。前两年做过一版 25G 的链路，仿真里 10 GHz 的插损是 3.4 dB，实测 4.3 dB，差了将近 1 dB。板厂说叠层没错、板材没错、线宽也在公差里，反复扯了几轮，最后发现根子在铜箔上——外层用的是普通电解铜箔，而仿真里压根没把粗糙度这一项勾上。这件事之后，我把「高速PCB的铜箔选用」当成了叠层评审的固定议题，而且专门盯外层，因为外层的坑比内层多得多：有基铜和电镀铜的两层账，有表面处理的额外损耗，还有网格铜、阻焊这些容易被忽略的变量。这篇内容就是把这几年在外层铜箔上踩过的坑、算过的账、跟板厂扯过的皮，整理成一份可以直接拿去用的选型与避坑指南。适合做 10 GHz 以上 SerDes、射频前端、毫米波模块的硬件和 SI 工程师看，也适合刚接手高速板叠层评审的 PCB 工程师，涉及到手算的部分我都会把公式和过程写清楚，照着按计算器就能复现。

1. 外层铜箔的损耗账：先把钱花在刀刃上

1.1 趋肤深度：10 GHz 之后，导电的只有 0.66 μm

所有关于铜箔粗糙度的讨论，起点都是趋肤效应。频率越高，电流越往导体表面挤，真正参与导电的截面越来越薄。铜的趋肤深度用下面这个简化公式算就够了，记不住推导没关系，记住系数 2.06 就行：

δ(μm) = 2.06 / sqrt( f(GHz) ) 其中： δ = 趋肤深度（μm） f = 频率（GHz） 该式按铜电阻率 1.72e-8 Ω·m、磁导率 4πe-7 H/m 推导

按这个式子拉一张表，你就能直观感受到问题的严重性：

重点看 5 GHz 那一行。STD 电解铜箔的 Rz 典型值在 5 μm 左右，是趋肤深度的 5 倍以上。也就是说，电流在表面那 0.93 μm 里跑的时候，脚下的地形势必起伏剧烈——电流要多走一截路，等效电阻就上去了，这就是导体损耗随粗糙度恶化的物理本质。

很多同行会有个误区：既然电流只在表面跑，那把铜加厚不就完了？不加。趋肤深度和铜厚是两个正交的问题。铜厚决定的是直流电阻和低频损耗，一旦频率上了 10 GHz，35 μm 的铜和 17 μm 的铜在导体损耗上的差别小得可以忽略，真正决定胜负的是表面有多平。我在做 112G 的叠层时，外层基本不再纠结 1 oz 还是 2 oz，反而死磕 1/3 oz 起镀 + 低粗糙度铜箔，把电镀厚度压到刚好够蚀刻窗口就行。

1.2 基铜、电镀铜、表面处理：粗糙度到底挂在哪一层

内层的结构简单，两块铜箔都夹在树脂里，粗糙度就是铜箔本身的粗糙度。外层完全不一样，成品的走线其实是「三层复合体」：

• 基铜（base foil）：压合在芯板外侧的铜箔，厚度通常是 1/3 oz（12 μm）或 1/2 oz（18 μm）。它的毛面（matte side）朝下，紧贴介质；光面（drum side）朝外。
• 电镀铜（plated copper）：压合之后通过全板电镀或图形电镀补上来的铜，一般补到 1 oz（35 μm）左右。这层铜是在基铜的光面上长出来的，结晶粗大，表面有瘤状凸起。
• 表面处理：ENIG、OSP、沉锡、沉银、硬金等等，厚度从 0.2 μm 到 5 μm 不等。

这里有一个特别关键的结论：对于外层微带线，决定导体损耗的主要是朝介质那一面，也就是基铜的毛面粗糙度。原因是微带线的电场能量主要集中在走线和参考平面之间，电流密度在走线的下表面最高。朝空气（或阻焊）那一面确实也有电流，但对总损耗的贡献明显小一档。

这个结论带来两个非常实际的操作要点。第一，你选铜箔的时候，真正要卡的是「压合面粗糙度」，不是「成品表面光不光亮」。有些板厂会拿成品板表面看起来挺平来跟你打包票，那是电镀面，不是压合面，两回事。第二，电镀环节也不能完全放飞。我遇到过一批板子，铜箔选的是 HVLP，结果电镀参数没调好，镀层长成了粗大的柱状结晶，10 GHz 以上的插损直接比上一批多了 0.3 dB。所以外层方案里，除了铜箔型号，我一般还会额外加一条备注：电镀铜表面粗糙度 Ra 需控制在 X μm 以内，或采用脉冲电镀/整平剂强化工艺。

至于 RTF（反转处理铜箔）到底哪一面朝介质，各家资料的说法不完全一致，工艺路线也不一样。我的做法是不在图纸上只写「RTF」三个字母就完事，而是明确写上「铜箔压合面 Rz 上限为 X μm」，让板厂自己去对应他们的物料。这样责任清晰，也避免了理解偏差。

1.3 外层和内层的账不一样，别套用一个公式

很多人做仿真的时候，内层外层一把梭，粗糙度栏填个同样的数，这在外层是明显低估的。原因有三条。

第一条，前面说的电流分布。内层（比如带状线）的走线上下两面都被介质包围，上下表面都有明显电流，粗糙度贡献是「两面叠加」；外层微带线主要是一面。但这不代表外层更好——恰恰因为微带线的参考平面更近、场更集中，单位长度的导体损耗本身就比带状线高一截。

第二条，外层多了一次电镀和一次蚀刻。电镀会长出粗糙表面，蚀刻又会把铜箔的毛面「咬」出新的形貌，细线路尤其明显。3 mil 以下的线宽，蚀刻后的侧壁粗糙度和线宽公差都会影响损耗，这部分内层要轻得多。

第三条，外层还有阻焊和表面处理两个额外变量，这两样在内层是不存在的。

把这三条叠加起来，结论就是：同一块板，外层的插入损耗永远比按内层参数算出来的结果更「超预期」。我个人的经验值是，在 10 GHz 以上，如果仿真里外层的粗糙度栏按内层填，实测通常会比仿真多出 15%~25% 的插损。这个偏差在 5 inch 以上的长走线上，就是 0.5~1 dB 的真金白银。

2. 铜箔选型对照：从 STD 到 HVLP 的性能、代价与算例

2.1 常见铜箔的粗糙度档位速查

市面上常用的电解铜箔，按压合面粗糙度大致分四到五档。下面这张表里的数字是行业里的典型区间，实际要以铜箔厂商的规格书为准，不同厂、不同批次的波动能到 ±20%：

选型的时候千万别只看 Rz 一个数就下单。同一个 HVLP 型号，不同厂商在结合处理方式上差别很大，有的是铜瘤+硅烷，有的是化学键合，剥落强度能差一倍。而且粗糙度越低，附着力越差，这是物理上的必然，绕不过去。

2.2 手算一遍粗糙度增量系数

图纸上的 Rz 是个几何量，要变成电路上的损耗增量，得用粗糙度修正模型。工程上最通用的是 Hammerstad-Jensen 那套经验公式：

K_R = 1 + (2/π) · arctan( 1.4 · (Δ/δ)² ) 其中： K_R = 导体损耗增量系数（导体的有效电阻是光滑时的 K_R 倍） Δ = 表面粗糙度的均方根值（RMS），不是 Rz δ = 该频率下的趋肤深度

这个公式有个容易忽略的点：它吃的是 RMS 粗糙度（也就是 Rq），不是 Rz。而铜箔厂家给的、图纸上标的，绝大多数是 Rz。Rz 是峰谷高度，Rq 是均方根偏差。对电解铜箔这种表面形貌，工程上常用的近似换算是：

Rq ≈ Rz / 4 （电解铜箔的经验近似，非严格定义式）

如果你直接把 Rz 填进 Hammerstad 公式当 Δ 用，算出来的系数会严重偏大——因为分母里的 Δ 被放大了 4 倍，括号里就放大了 16 倍，arctan 很快就逼近 π/2，K_R 直接顶到接近 2 的上限。这是 SI 工程师最常犯的粗糙度错误，没有之一。

按 Rq = Rz/4 折算，我把几个档位在不同频率下的 K_R 算出来了：

拿这张表做决策，比听销售吹要靠谱得多。10 GHz 这一点上，STD 的导体有效电阻是光滑铜的 1.88 倍，HVLP 只有 1.13 倍——换成 HVLP，导体损耗直接砍到原来的 60%。这个差距放到整条链路的插损里，意味着什么？假设一条 5 inch 的线在 10 GHz 总插损 4.0 dB，其中导体损耗占 40%（也就是 1.6 dB，剩下的 2.4 dB 是介质损耗加反射）。换 HVLP 之后导体部分变成 1.6 × (1.13/1.88) = 0.96 dB，总插损降到约 3.36 dB，整整省了 0.64 dB。对 112G PAM4 来说，0.64 dB 的余量相当可观。

反过来算也很重要。假如你用的是超低损耗板材（Df 0.001~0.002 级别），介质损耗被压得很低，导体损耗的占比可能升到 55%~60%。这时候铜箔选错，损失被放大得更厉害。板材越好，越不能省铜箔的钱，这是我做了几年高速板之后越来越确信的一件事。

还得提醒一句这张表的局限：Hammerstad 模型在高频段会饱和，K_R 的上限就是 2。28 GHz 那一列，STD 和 RTF 只差 0.08，明显不符合实测。真到 20 GHz 以上，建议改用 Huray 雪球模型，或者干脆用实测反推的等效系数，别硬套这张表。

2.3 按速率和线长对号入座的选型表

理论归理论，实际下单的时候需要一个能直接拍板的对照表。下面这套是我自己在用的分档逻辑，前提是走线长度在 5 inch 以内、板材用中低损耗（Df 0.002~0.006）：

这张表有一个例外要单独拎出来：长走线（> 10 inch）要往上提一档。0.3 dB/inch 的差距乘以 10 inch 就是 3 dB，这个量级足以让整条链路的误码率崩掉。我以前做过一块背板，走线 18 inch，一开始外层用的是 VLP，眼图裕量只剩 8%，换成 HVLP 之后回到 22%。多花的钱远比改板便宜。

还有一点容易被忽略：混用是最省钱的做法。一块 12 层的板子，真正跑高速信号的只有外层和某两层内层，电源层和地层用 STD 完全没问题。我一般这么做：信号层指定铜箔型号，电源地层的叠层图上明确写「无粗糙度要求，可用常规 HTE」，效果是铜箔成本能压下来 30% 左右。

2.4 HVLP 的隐性成本：剥离强度、蚀刻和良率

选 HVLP 不是只有好处，代价得说清楚，不然板厂回头找你麻烦。

第一是剥离强度。常规 STD 铜箔的剥离强度一般能做到 1.0 N/mm 以上，HVLP 经常只有 0.5~0.8 N/mm。粗糙度越低，铜和树脂之间的机械咬合就越弱。这会带来两个风险：一是 BGA 焊盘在返修时容易被拉掉；二是多次压合的 HDI 板，层间容易分层。解决办法通常是提高压合温度压力、改用更匹配的树脂体系，或者接受更高的报废率。

第二是蚀刻。HVLP 表面能低，干膜附着力会打折。做 3 mil 以下的细线时，容易出现蚀刻不净、线路缺口、侧蚀偏大这些问题。我踩过一次坑：一块板外层 2.8 mil 线宽 + HVLP 铜箔，板厂直接反馈良率只有 78%，最后把线宽放宽到 3.2 mil 才解决。

第三是价格和交期。HVLP 的单价通常是对应 STD 的 2~3 倍，而且按整板面积计费，不是按你实际用了多少。再加上指定厂商的风险——如果只用一家韩系或日系厂商的料，赶上缺货，交期能从 3 周拉到 8 周。我的习惯是在叠层图上写「Rz 上限 + 允许的替代厂商清单」，而不是死磕某一个型号。

3. 把粗糙度填进 SI9000：参数、单位与标定流程

3.1 参数在哪、模型怎么选

SI9000 的主界面那一排几何参数（线宽、介质厚度、Dk、Df）大家都很熟，粗糙度不在这里，它藏在Loss 页签里。不同大版本的界面位置会有差异，但关键词就那么几个：Loss、Roughness、Rz、Model。基本操作路径是：

1. 先把传输线几何参数和板材参数填完整，确认特性阻抗落在目标值附近；
2. 切到 Loss 页签，打开插入损耗计算；
3. 找到 Roughness 分组，勾选启用；
4. 选择模型，一般提供 Hammerstad-Jensen 和 Huray 两种。10 GHz 以下用 Hammerstad 就够，20 GHz 以上建议切 Huray，因为前者在高频会饱和；
5. 填入粗糙度数值。如果版本支持分 Top / Bottom 两栏填，那就精准对应；如果不支持，微带线填压合面的值，带状线填两面里更粗的那个；
6. 确认单位是 μm 还是 mil。这一条每年都能坑到人，软件默认可能是 mil，你按 μm 的值填进去，结果差了 25.4 倍。

我见过最离谱的一次，是同事把 Rz 当 Rq 直接填进去，10 GHz 算出来的插损比实测高了 1.2 dB，还反过来怀疑板厂偷工减料。后来我把 Hammerstad 公式手算给他看，才明白 arctan 那项早就饱和了。

有个实用的小技巧：如果拿不到准确的 Rz，可以先填一个「等效系数」。有些版本允许直接输入 K_R 或者「Roughness factor」，这时候用 2.2 节那张表的值就行——外层 VLP 在 10 GHz 填 1.43，HVLP 填 1.13。这个方法虽然粗糙，但比不填要好得多，至少量级是对的。

3.2 Rz/Rq/Ra/Sa 的口径陷阱

粗糙度参数的口径不统一，是仿真和实测对不上的一大元凶。下面这几个坑我全踩过：

Rz 的定义就有好几套。ISO 4287 里 Rz 是「一个取样长度内最大峰高加最大谷深」，实际报告里通常取多个取样长度的平均值；DIN 4768 的 Rz 是「平均粗糙深度」，定义方式不同；老版 JIS 里 Rz 甚至等于 Ry。同一块样品，用不同标准测出来的 Rz 能差 10%~20%。所以你从板厂拿到的那个 Rz，一定要问清楚是按哪个标准、几个取样长度。

2D 和 3D 参数不能混用。触针式轮廓仪测出来的是 Ra、Rz、Rq 这类 2D 参数；白光干涉仪或共聚焦显微镜测的是 Sa、Sz、Sq 这类 3D 面参数。3D 参数通常比对应的 2D 参数小一些，因为面平均会拉低峰值。拿 Sa 去填一个期待 Rq 的输入框，结果会偏乐观。

Ra 和 Rq 的换算系数不固定。通用经验是 Rq ≈ 1.25 Ra，但这是针对高斯分布的随机表面。电解铜箔的表面是铜瘤堆积出来的，形貌偏「孤岛状」，实际比值会偏大，可能到 1.4~1.6。对这类表面，我更信任从 Rz 折算 Rq。

最稳的做法是向板厂要「同批次的粗糙度报告」，并且要求报告里写清楚：测试设备、测试标准、取样长度、测的是哪一面。我在叠层评审时会把这三条写进采购要求里，虽然啰嗦，但省下的返工时间远大于沟通成本。

3.3 一次从仿真到实测的标定实操

理论讲完，说一个我实际用过的标定流程，一共六步，做过一遍之后你会发现仿真和实测的吻合度能从 ±25% 收敛到 ±8% 以内。

第一步：要料。找板厂要铜箔规格书和同批次的粗糙度报告，确认压合面的 Rz 值和测试标准。如果板厂说没有，那就换一家，这种数据都提供不了的板厂做不了高速板。

第二步：折算。把 Rz 按 Rq = Rz/4 折算成 RMS 值。比如 HVLP 的 Rz = 1.0 μm，折算 Rq = 0.25 μm。

第三步：仿真。在 SI9000 里按实际叠层建模仿真，Loss 页签里勾上粗糙度，模型选 Hammerstad，输入 Rq = 0.25 μm，得到理论插损曲线。

第四步：做测试板。一定要在同一次压合里做几组测试线：不同线宽、不同长度、不同铜箔型号的对比组。我一般会做 2 inch、5 inch、10 inch 三档长度，这样可以把导体损耗、介质损耗、反射的贡献分离出来。

第五步：实测回归。用 VNA 测 S21，注意要去嵌（de-embedding）探针和连接器的效应，不然测出来的损耗里有一半是测试夹具的。把实测值和仿真值放在同一张图上对比，如果低频段（1~3 GHz）就对不上，说明是几何或材料参数的问题；如果低频对得上、高频才发散，那基本就是粗糙度模型的问题。

第六步：反推等效系数。用实测值反算一个 K_R，和仿真里的理论值对比。如果实测反推出来是 1.35，而按 Rq = 0.25 μm 算出来是 1.13，说明板厂的电镀工艺贡献了额外的粗糙度，或者表面处理的影响被低估了。这时候就把等效系数固化到后续仿真里，同时把这个反馈同步给板厂，让他们在电镀环节收一收。

这个流程做一次要花两三周，但一套叠层标定好之后，后面同平台的项目基本可以直接复用。我现在的做法是每换一次板厂或者换一次铜箔供应商，就重跑一次前两步和第六步，中间几步能省则省。

4. 外层避坑清单：九个最容易翻车的点

4.1 铜箔朝向与叠层标注

铜箔有毛面和光面之分，压合方向反了，粗糙度直接翻倍，而且这是板厂最容易搞错、你最容易漏查的一项。

常规电解铜箔的压合逻辑是：毛面（粗糙面）贴树脂，光面朝外。对于外层，这意味着走线的下表面（朝介质）是粗糙的，上表面是光面。听起来是固定的，但在多压合结构的 HDI 板里，铜箔可能会被翻过来用，尤其是用到 RTF 的时候。

我的做法是在叠层图上明确标注两句话：

OUTER LAYER COPPER: 1/3 oz HVLP, bond side Rz ≤ 1.0 μm, plated up to 1 oz min 铜箔方向须与叠层图一致，任何反向或替代须书面确认

再配一条首件确认要求：首批板子要求提供压合面粗糙度的实测报告。这个要求看起来过分，但真出事的时候能省掉好几轮扯皮。我吃过一次亏，一块 8 层板的外层铜箔被换成了 STD，插损差 0.8 dB，因为没有留样和报告，最后只能整批报废。

4.2 ENIG 镍层与表面处理的高频代价

表面处理在外层是绕不过去的，而它对高频损耗的影响经常被完全忽略。

重点说 ENIG（化学镍金）。它的结构是镍层 3~5 μm + 金层 0.05~0.1 μm。问题出在镍上：镍的电阻率大约是 7.0e-8 Ω·m，是铜（1.72e-8 Ω·m）的4 倍左右。镍在 10 GHz 的趋肤深度是 1.33 μm，而镍层有 3~5 μm 厚——这意味着 10 GHz 以上的电流基本被关在镍层里，压根碰不到下面的铜，导体有效电阻一下就上去了。

不同表面处理的高频表现大致是这样：

我的判断逻辑是：如果 10 GHz 以上的走线超过 3 inch，且不需要打线，优先选 OSP 或沉银，把 ENIG 留给必须用的地方。如果整板必须 ENIG（比如有 wire bonding 的器件），那就把高频链路做短，或者接受这部分额外损耗并在预算里预留出来。

还有个小细节：ENIG 的镍层厚度在不同位置是不均匀的，焊盘边缘和中心可能差 1 μm 以上。做损耗预算的时候，按最厚的地方算，别按平均值。

4.3 阻焊层与网格铜参考面

阻焊层盖在微带线上，会带来两个影响：一是等效介电常数升高，特性阻抗下降 1~2 Ω；二是引入额外的介质损耗。开窗（不盖阻焊）的区域和盖阻焊的区域之间会有阻抗跳变，这个在 10 GHz 以上会造成明显的反射。

我一般会在叠层里同步确认阻焊的 Dk 和厚度，并在 SI9000 里把阻焊层作为一个薄层加上去。很多板厂的默认阻焊厚度是 20~30 μm，如果减到 15 μm，阻抗能回补 0.8 Ω 左右。

网格铜的问题更严重一些。有些设计为了改善压合时的树脂流动、减少翘曲，会把外层的大面积铺铜做成网格状。如果这块铜恰好是高速走线的参考面，那就是灾难：回流电流被迫绕着网格的孔洞走，回流路径不连续，电感增加、辐射增强、阻抗失配。判断标准很简单——问自己一句「这条走线的回流从哪儿回去」，如果答案是「沿着这块网格铜」，那就必须改成实铜。

如果这块铜离信号线很远，只是纯粹的平衡铜，那网格反而有好处：树脂流动更均匀、板子翘曲更小、还省一点铜箔。这种场景下用网格，我没有意见。

4.4 PADS 里把网格铜改成实铜的几种做法

经常有人在群里问「PADS 网格铜箔怎么变实铜」，我把自己用过的几条路子列一下，不同版本菜单位置有差异，但思路是一致的。

第一条路：换成实心 Copper 对象。PADS Layout 的工具栏里有两个不同的工具——「Copper Pour」（铺铜，默认带 hatch 格线）和「Copper」（实心铜）。画的时候直接选 Copper，画出来就是实心的，不受任何 hatch 参数影响。这是最干净的做法，我一般建议新手直接走这条路。

第二条路：改铺铜的 Hatch Grid 参数。右键点击铺铜对象，进 Properties，在 Options 或者 Hatch Grid 那一栏里能看到 Line Width 和 Grid 两个参数。把 Line Width 调到接近或等于 Grid 值，视觉上和电气上都趋近实心。缺点是文件里存的是密密的格线，数据量大，刷新也慢。

第三条路：用 PADS Professional 的 Fill 类型。如果是 Xpedition 内核的版本，选中铜箔形状，右键 Properties，直接找 Fill 类型，把 Hatched 改成 Solid，或者把 hatch 图案设成 None。这是最正规的做法。

第四条路：分清 Hatch 和 Flood。这两个命令特别容易搞混。Hatch 只是按当前参数重画一遍铺铜的显示，Flood 才是真正重新计算并填充铜箔。你看到网格，有可能是（a）对象本身就是 Copper Pour，（b）你点了 Hatch 而不是 Flood，（c）软件为了显示性能把填充简化了。Tools → Pour Manager 里两个页签分别对应这两个动作，灌注完记得检查一下。

注意：改完实铜之后一定要重新跑一次 DRC 和连通性检查。有些版本在网格转实铜之后，焊盘的热焊盘连接、过孔的隔离环需要重新灌注才会正确更新。

4.5 跟板厂沟通的几句话

技术方案再漂亮，落不到板厂的工艺上都是空谈。下面这几句话我每次都写在叠层图备注里，实测下来沟通效率最高：

• 「外层铜箔：1/3 oz HVLP，压合面 Rz ≤ 1.0 μm，电镀至 1 oz min。」
• 「接受替代型号，但替代料的压合面 Rz 不得超过上述上限，且须提供同批次粗糙度报告。」
• 「电镀铜表面粗糙度 Ra ≤ 1.5 μm，不接受粗大柱状结晶。」
• 「首批提供压合面粗糙度实测报告与铜箔来料证明。」
• 「表面处理优先级：沉银 > OSP > ENIG，如必须 ENIG 请提前告知镍层厚度。」

写这些不是为了刁难板厂，而是把模糊地带变成可验证的条款。我遇到过的板厂，只要你是认真写清楚要求的，他们的工程部反而更愿意配合，因为责任边界清楚了。

5. 常见问题排查实录

5.1 仿真与实测对不上，按这个顺序查

这块内容是我这几年排查问题的顺序，基本能做到半小时内定位到方向。核心原则是：从低频往高频查，从几何往材料查，从确定的往不确定的查。

举一个我实际处理过的例子。一块 25G 的板子，实测 10 GHz 插损比仿真高 0.7 dB，低频段完全吻合。按上表查，属于第二类。我先确认粗糙度勾选了，数值也没填错；接着找板厂要粗糙度报告，发现他们用的铜箔压合面 Rz 是 2.2 μm，而叠层图上写的是 1.0 μm——板厂在采购时替换成了更低一档的 VLP，理由是交货周期。把 Rz 按 2.2 μm 重新仿真，误差立刻收敛到 0.15 dB 以内。后来这批板的处理方式是：允许使用，但要求后续批次严格按图纸执行，并在合同里加了物料替换的确认流程。

这个案例说明一件事：参数填得再准，也架不住板厂悄悄换料。所以粗糙度报告这一条，我现在是无条件要求提供的。

5.2 换料换厂之后的复现问题

同一个设计换一家板厂，插损变了 0.4 dB，这在行业里太常见了。原因可能是电镀工艺差异、蚀刻补偿差异、压合参数差异，甚至是测试线的位置不同。我的应对方法是留一组「黄金样品」：每个项目在首板阶段留 3~5 片做完整的插损基线测试，记录清楚叠层、铜箔型号、板厂、批次。后续换厂时，用同样的测试线做对比，温差控制在 0.2 dB 以内才允许放量。

还有一个容易被忽略的点：同一家板厂的不同产线，粗糙度也可能不一样。我遇到过一次，同一份图纸下了两个批次，一批在南通产线、一批在黄石产线，10 GHz 插损差了 0.25 dB。后来的解决办法是在采购单上指定产线，或者在叠层图上写明「同批次交付」。

从成本角度看，留黄金样品这件事其实很划算：几片板子的成本，可能就避免了一次整批报废。我在所有高速项目里都把这条写进了首板验收清单。

5.3 上线前自查表

最后把上面所有要点浓缩成一张自查表，项目评审前过一遍，能挡掉绝大部分低级失误：

这张表我贴在工位上，每次出图前扫一眼。刚开始觉得麻烦，养成习惯之后，叠层评审的时间反而缩短了，因为不用再反复纠结那些已经固化下来的判断。

说个我个人一直在用的小技巧。我习惯在项目文件夹里放一个「粗糙度台账」，记录每个项目用过的铜箔型号、Rz 值、板厂、实测插损，攒到十几个项目之后，这个台账本身就成了一份比任何仿真模型都准的参考数据。下一个项目选型的时候，先翻台账找最接近的场景，能省掉大量试错时间。这个方法没什么技术含量，但确实是我做过的最值的一件事。