LLC谐振变换器LTspice仿真：从半桥到全桥的软开关设计

刚接触LLC拓扑的时候，我也跟大部分人一样，对着半桥、全桥那几张图死记硬背，直到后来被项目逼着在LTspice里把这个电路真正仿真跑通，才发现很多以前背不下来的结论，其实只要看一遍波形就全懂了。这篇文章就从“为什么”讲起，不背拓扑图，而是先把谐振电路的工作原理拆开，然后带着你把一套半桥LLC的参数算出来，在LTspice里一步步搭起来，跑出电流电压波形，再用参数扫描把增益曲线“打”出来。最后回到标题里的另一个主角——全桥，看看从半桥改到全桥，到底要动哪些地方、又为什么值得动。适合正在学LLC、或者刚开始用LTspice做开关电源仿真的同学，直接照着操作就能搭出一套能用的仿真模型。

1. 先把“为什么”搞清楚：谐振腔靠什么换来软开关

1.1 硬开关的损耗到底哪里来的

很多教材上来就告诉你“LLC能实现ZVS、ZCS”，但如果你没有先理解硬开关为什么损耗大，就根本不知道软开关在解决什么问题。

普通方波变换器里，MOSFET的开关过程是硬生生把电压和电流“切断”或“接通”的。以开通为例：开关管关断时，漏源之间已经有很高的电压，这时候驱动信号来了，管子导通，漏源电压开始从高压往下降，而电流同时开始上升，这两者在一个短暂的时间里是重叠的。电压乘以电流就是瞬态功率，重叠时间越长、开关频率越高，这部分损耗就越可观。另一个容易被忽略的损耗来源是MOSFET输出电容Coss。管子关断时Coss上储存着0.5×Coss×Vds²的能量，下一周期管子开通，这部分能量直接以热的形式在管子内部耗散掉，频率越高，每年死掉的管子越多。

所以硬开关的代价是：高频化之后，开关损耗几乎跟频率成正比增长。你做1kW电源，频率从100kHz提到1MHz，如果还是硬开关，光开关损耗就能把整机效率拖下来好几个点。解决思路只有两条：要么让电压在开通前先降到零，这叫零电压开通ZVS；要么让电流在关断前先降到零，这叫零电流关断ZCS。LLC走的是第一条路，而且它靠的不是复杂的辅助电路，而是谐振腔本身的“惯性”。

1.2 电流滞后电压：LLC软开关的“心法”

谐振腔里有个电感和一个电容，它们会不停地交换能量。电感电流不能突变、电容电压不能突变，这就形成了一个类似“转子惯性”的东西。当桥臂中点电压发生跳变之后，谐振电流不会立刻跟着跳，而是会平滑地延续原来的方向流动一小段时间。

这个相位差异就是LLC最核心的“心法”：正常工作时，谐振电流的相位滞后于桥臂中点电压，也就是说，电流还在往一个方向流的时候，电压已经翻过去了。这个看似麻烦的“滞后”，恰好给了死区时间一个机会。比如说上管刚关断，下管还没开通，这个时候死区时间里谐振电流保持原来方向，会对下管的输出电容放电、对上管的输出电容充电，把下管两端的电压提前压到零。等驱动信号真正到的时候，下管是在零电压条件下开通的，开通损耗几乎为零。

判断LLC是不是工作在理想状态，你在LTspice里同时看桥臂中点电压V(sw)和谐振电流I(Lr)的波形就够了。如果电流过零点明显落在电压跳变之后，说明是感性负载区，ZVS条件成立；如果电流过零跑到电压跳变之前去了，那就是容性区，电流方向反了，不仅ZVS没了，还可能炸管。

1.3 LLC多出的那个Lm，是增益的“变阻器”

LLC和普通LC谐振变换器最大的差别，就是变压器原边多了一个励磁电感Lm。很多初学者会问，既然Lm在等效电路里是并联在谐振腔后面的，那它到底起什么作用？

答案是：Lm决定了变换器能工作在“降压”还是“升压”模式。当开关频率比较高、高于谐振频率fr时，励磁电感两端电压被副边输出电压钳位，它基本不参与谐振，整个谐振腔等效成Lr和Cr串联，这时电路类似于一个LC降压网络，增益小于1。当开关频率降低到fr以下，励磁电感开始参与谐振，等效谐振电感从Lr变成了Lr+Lm，谐振频率下降，电路在相同输入下可以输出更高电压，增益大于1。

这里有两个特征频率值得记住，但不用背公式就能从波形里看出来：

• fr = 1 / (2π√(Lr × Cr))，这是Lr和Cr的串联谐振频率，也是增益曲线的分水岭。
• fm = 1 / (2π√((Lr + Lm) × Cr))，这是Lm也参与谐振时的频率。

实际LLC的工作区间通常落在fm到fr之间以及fr以上的一段区域。你不需要把曲线背下来，只要在仿真里把频率从高往低扫一遍，看着输出电压从低到高再到峰值、然后又掉下去，整个增益曲线的形状就刻在脑子里了。

2. 动手前先算一套能上仿真台的半桥LLC参数

2.1 定指标：输入、输出、频率

仿真不是玄学，参数得有出处。我习惯先定一套明确的指标再反推器件值，这里以一套非常典型的半桥LLC为例：

• 输入电压Vin：400V，模拟常见的PFC母线电压
• 输出电压Vo：12V
• 输出功率Po：240W
• 满载电阻RL：RL = Vo² / Po = 144 / 240 = 0.6Ω
• 谐振频率fr：100kHz

满载电阻这个数很重要，后面算等效交流电阻还要用它。你可以把电阻值直接填成0.6，也可以用表达式{R}定义，方便后面做负载扫描。

2.2 变压器匝比怎么初选

半桥LLC的桥臂中点电压在0到Vin之间跳变，等效到变压器原边，交流幅值近似是Vin/2。如果理想增益为1，副边电压应该等于：

Vout ≈ Vin / (2 × n)

反推匝比：

n ≈ Vin / (2 × Vout) = 400 / 24 ≈ 16.7

取n = 16，副边电压算出来是12.5V，留了一点裕量给整流管压降和增益微调。实际LLC设计还会结合增益范围仔细选匝比，但仿真入门从这个值开始完全够用。

2.3 Lr、Cr、Lm的取值逻辑

谐振参数是LLC的关键，但不用搞太复杂的优化，先按经典经验值走。我选Lr = 30μH，那么Cr根据fr反推：

Cr = 1 / (2π × fr)² / Lr

把fr = 100k、Lr = 30μH代进去，算出来Cr大约是84nF。这时Z0（特征阻抗）等于：

Z0 = √(Lr / Cr) ≈ 18.9Ω

副边通过变压器折算到原边的等效交流电阻Rac有一个简化公式，用全桥整流时是：

Rac = 8 × n² × RL / π²

代入n=16、RL=0.6：

Rac ≈ 8 × 256 × 0.6 / 9.87 ≈ 124.5Ω

品质因数Q：

Q = Z0 / Rac ≈ 18.9 / 124.5 ≈ 0.152

这个Q不算大，说明满载时增益曲线整体比较平缓。在工程里Q通常设计在0.1到0.5这个范围，太小会导致轻载时曲线峰值过高、容易失控，太大又会导致满载时增益拉不上去。0.15是安全区。

Lm的取值用m = Lm / Lr表示，工程经验m一般在3到7之间。m太小，励磁电流太大，环流损耗高；m太大，增益调节范围变窄，轻载时还容易出现ZVS电流不足。这里取m = 4，所以Lm = 4 × 30μH = 120μH。

2.4 参数表与边界提醒

把上面算出来的参数汇总一下：

仿真的时候，这几个值都设为理想元件就行，不用考虑寄生参数。但有一点要提醒：这个参数组合是“能跑、能看现象”的教学参数，不代表一个已经优化到量产级别的设计。如果照着做实物，Lm的饱和电流、Cr的耐压和纹波电流、MOSFET的Coss选择，每一个都要重新校核。仿真首先帮你建立的是拓扑和数值之间的对应关系。

3. LTspice建模仿真的准备：元件、变压器与扫描思路

3.1 环境准备与基本操作

LTspice可以从官方渠道下载，安装包不大，装完不需要破解，这是它比很多商业EDA工具友好得多的地方。新建原理图以后，重点记这几个快捷键：F2打开元件库放置元件，W开始连线，Ctrl+R旋转，Ctrl+Z撤销，快捷键D放地线，快捷键T可以放文本注释。

放元件时常用的路径和搜索关键字如下：

• 电压源：voltage或直接搜索“voltage”
• 电阻：res，电容：cap，电感：ind
• 二极管：diode
• 开关：在[Misc]目录下选择switch，搜索“sw”也行
• 耦合电感：不需要单独放变压器符号，直接用两个电感加一条K语句

LTspice默认元件的属性窗口可以直接改数值，比如把电阻值改成0.6，电容值改成84n，电感值改成30u，它支持科学计数法和单位后缀。

3.2 开关管的四件套模型

半桥LLC至少需要两个开关管。很多新手一上来就去库里找真实MOSFET型号，结果仿真速度慢、收敛又困难，第一个模型就卡住了。我的建议是：入门阶段用“开关管四件套”来建模，也就是一个SW理想开关、一个体二极管、一个输出电容，三者并联在一起，模拟一个简化版MOSFET。

SW开关本身没有体二极管，也没有Coss，所以需要外接。体二极管用默认的diode元件，方向要放对：对于NMOS，体二极管的阳极在源极那端，阴极在漏极那端，也就是允许电流从源极流向漏极，阻止反向电流从漏极流向源极。输出电容先取100pF到1nF之间，这个电容在死区时间里参与Vds的充放电，是观察ZVS的关键。

SW的导通逻辑默认是控制电压大于阈值就导通。我习惯在原理图里加一条SPICE指令：

.model SW SW(Ron=10m Roff=1Meg Vt=1 Vh=0.5)

这样开关导通电阻10mΩ、关断电阻1MΩ，控制电压超过1V就可靠导通。如果用真实MOSFET模型，这些寄生参数就不需要手工补，但那是后面的进阶玩法。

3.3 变压器建模：两个电感加一个K

LTspice里面画变压器最稳的方式不是放变压器符号，而是放两个电感，再用耦合系数K把它们绑定。这样励磁电感、副边电感、漏感、匝比都能清清楚楚地控制。

原边放一个120μH的电感，对应励磁电感Lm。副边电感值由匝比算出来：

Ls = Lm / n² = 120μH / 256 ≈ 468.75nH

取470nH即可。然后在原理图里添加SPICE指令：

K1 Lm Ls 1

其中Lm和Ls分别是原边、副边电感的元件名称。耦合系数取1表示理想耦合，实际如果仿真报矩阵奇异，可以改成0.999，几乎不影响结果。

需要注意同名端。LTspice里电感元件本身有极性标记，两个电感的“点”位置决定了同名端方向。整流全桥对这个不太敏感，但如果你用中心抽头整流，极性反了输出就完全不对。我这个方案直接用全桥整流，变压器只需要一个副边绕组，省去很多麻烦。

3.4 驱动脉冲与瞬态分析设置

半桥需要两路互补驱动，中间还必须夹死区。LTspice里用两个PULSE电压源实现最直接。先定义参数：

.param F=100k .param T={1/F} .param Tdead=100n

然后两路驱动分别写成：

Vg1 g1 0 PULSE(0 10 0 10n 10n {0.5*T-Tdead} {T}) Vg2 g2 0 PULSE(0 10 {0.5*T} 10n 10n {0.5*T-Tdead} {T})

PULSE参数的顺序是：初始电压、导通电压、延迟时间、上升时间、下降时间、导通脉宽、周期。这里Vg1在0时刻开始导通，导通脉宽为半周期减死区；Vg2延迟半周期再导通，两者互补，死区100ns。100kHz周期是10μs，死区占2%，合理。

瞬态仿真指令我首推这样写：

.tran 0 8m 6m 200n

意思是仿真8ms，但从6ms开始才保存并显示波形，最大步长200ns。200ns的步长看100kHz的波形足够，但如果要观察100ns死区里的ZVS过程，建议把最大步长改成50n甚至20n。

4. 半桥LLC从零搭起：完整步骤和第一屏波形

4.1 搭建步骤与节点命名

下面按照从左到右、从输入到输出的顺序，把整个原理图搭起来。元件名自己命，但要保证和后面的SPICE指令对应。

第一步放输入电压源，400V，正极接到上管D极。上管Q1的S极和下管Q2的D极连在一起，这个点就是半桥中点，我叫它sw。下管Q2的S极接地。两个开关管都并联自己的体二极管和Coss电容。

第二步从sw节点引出谐振腔，依次串联Lr和Cr，然后接到变压器原边的正端。变压器原边的另一端，也就是Lm的负端，我先直接接地。后面会专门讲这个简化合不合理。

第三步放变压器。原边电感Lm=120μH，副边电感Ls=470nH，添加耦合语句：

K1 Lm Ls 1

第四步放副边整流。变压器副边两端接四个二极管组成全桥整流，输出正端接输出电容Co和负载RL。Co取470μF，RL取0.6Ω。全桥整流的好处是变压器只需要一个副边绕组，结构对称，对新手最友好。

第五步放驱动源和仿真指令。Vg1接Q1的控制端、Vg2接Q2的控制端，把第3章的脉冲参数和瞬态指令都填进去，模型名保持和元件引用一致。

4.2 常见简化：原边返回点能不能直接接地

半桥LLC的原边返回点在实际电路里通常不是直接接地，而是接在输入分压电容的中点。因为桥臂中点输出的方波等效交流成分需要通过输入电容提供低阻抗回路。但在仿真里，输入源是理想电压源，本身对交流呈零阻抗，所以你把变压器原边另一端直接接地，电路也能正常工作，得到的电压电流波形和实际电路差别很小。

如果想更贴近物理，可以在输入端加两个10μF的电容串联，中间接原边返回端，仿真结果会更“真实”。但入门阶段我建议先直接接地，少两个节点，收敛更快，等基本波形都看明白了，再回来补这个细节。

4.3 怎么判断这个仿真跑对了

跑完仿真后，先别急着各种改参数，按顺序看四个地方的波形：

第一个是桥臂中点电压V(sw)，应该是一个0到400V之间的方波，频率100kHz左右，上升沿和下降沿能看到死区时间里的斜坡过渡，不是陡到毫无过渡的跳变。

第二个是谐振电流I(Lr)，应该是接近正弦的波形，且它的过零点略微滞后于V(sw)的跳变沿。如果看到电流过零比电压跳变更早，说明工作点掉到容性区了，这会直接导致ZVS丢失。

第三个是励磁电流I(Lm)，它大概是梯形或三角形，幅值比I(Lr)小。I(Lr)和I(Lm)的差就是传递到副边的电流，当这两条曲线重合时，副边整流二极管处于续流结束、电流为零的状态。

第四个是输出电压V(out)，应该稳定在12V附近，纹波和电容值有关。如果输出偏离12V太多，先查是不是频率选得不对。高于fr频率，输出会下降，这是正常的降压行为；低于fr一定范围内，输出会升高，也是正常的升压行为。

4.4 波形不对时先查这三处

我踩过的坑里，最频繁的有三个。

第一，驱动死区方向搞反。两路脉冲如果设计成同相，两个开关管会同时导通，输入直接被短路，电流飙上天。检查方法很简单，同时看Vg1和Vg2，确认它们高电平时间没有重叠。

第二，变压器同名端接反。虽然全桥整流对同名端不敏感，但如果副边电感极性接错，输出会很低甚至为零，而且副边波形会很奇怪。用耦合电感时，两个元件的同名端标记一定要对齐。

第三，二极管方向摆错。整流桥四个二极管任何一个方向反了，输出都起不来。一个快速检查技巧是，看副边二极管的阴极是否都指向输出正端。全桥整流里，上面两个二极管阴极接正，下面两个二极管阳极接地。

5. 用参数扫描“打出”增益曲线：半个小时的仿真顶一天的书

5.1 频率扫描指令与自动测量

半桥LLC跑通一个工作点之后，接着做频率扫描。LTspice的.step指令可以对任意参数做批量扫描，我们让频率从200kHz往下扫到80kHz，同时用.meas自动提取每个频率下的平均输出电压。

SPICE指令这样写：

.step param F list 200k 180k 150k 120k 100k 90k 80k .meas TRAN VoutAvg AVG(V(out)) FROM 6m TO 8m .tran 0 8m 6m 200n

这里.meas把每个频率最后2ms的输出电压取平均，结果会记录在运行日志里。仿真结束后，打开View菜单下的SPICE Error Log，就能看到一组对应关系：

step param F=200000 VoutAvg=7.23 step param F=180000 VoutAvg=8.15 ...

如果用的是带.step的扫描，LTspice不会自动画平均电压的曲线，需要你手动把这些点抄进Excel或者Python画图。这正是理解增益曲线的过程：频率降低，输出电压逐渐上升，在fr附近达到一个峰值，然后继续降低频率时，增益曲线进入容性区，输出可能下降甚至波形畸变。

5.2 从测量结果勾出增益曲线

把log里的数据整理成表格，大致是这样的形状：

电压随频率降低而升高的趋势一目了然。这就是LLC的变频调压能力：负载变化时，只要调整开关频率，就能稳定输出电压。对应到增益曲线上，右侧是降压区，左侧是升压区，峰值区域通常出现在略低于fr的位置。

如果你有Python环境，把数据画成折线图，纵轴Vout，横轴频率，就是一条典型的LLC增益曲线。画出来之后你就会发现，以前书上那些曲线并不是凭空给的，就是从这个仿真里扫出来的。

5.3 负载变化怎么影响曲线形状

把负载电阻从0.6Ω改成6Ω，相当于从满载变成1/10负载，重新跑一遍频率扫描，你会发现同样频率下输出电压变了，而且增益曲线峰值明显变高。这是因为负载越轻，等效交流电阻Rac越大，Q值越小，曲线越尖。

这个现象在工程上影响很大。轻载时如果频率控制不好，工作点容易跑到容性区，反而失去ZVS，效率崩掉。仿真里你可以把这组对比数据放在一起，就能直观理解为什么LLC的轻载效率和满载效率差别那么大。

在LTspice里做负载扫描，可以把负载电阻值写成{Rload}，然后在SPICE指令里加：

.step param Rload list 0.6 6

如果同时还想扫频率，就得用两层.step，仿真时间会翻倍。为了入门，我建议先固定频率手动改电阻跑两组就行。

5.4 容性区的“危险信号”长什么样

频率低到一定程度后，你会在波形上看到明显的“危险信号”。最直观的一点是谐振电流I(Lr)的过零点相位开始反过来超前于V(sw)，死区时间里V(sw)的过渡不再是平滑的斜坡，而是出现来回振铃。输出虽然可能还维持在一个比较高的电压，但开关管已经失去ZVS条件，实际电路里这种情况下导通损耗会急剧上升，轻则发热，重则炸管。

仿真里看到这种现象不要慌，它恰恰说明你的模型是对的。LLC不是频率越低输出越高，而是只有一个有限的升压范围，过了峰值就必须回头。这也是变频控制里为什么要做最小频率限制的原因。

6. 从半桥改成全桥：不只多两只管子那么简单

6.1 全桥LLC的拓扑差异与控制时序

全桥LLC比半桥多了两个开关管：原来半桥的“一个桥臂”变成了“两个桥臂”，谐振腔不再从一个开关中点和地之间取电，而是跨接在左桥臂中点和右桥臂中点之间。也就是说，原边绕组的一端接到Q1/Q2的中点，另一端接到Q3/Q4的中点。

控制时序上，Q1和Q4同时导通，Q2和Q3同时导通，两个桥臂内部都是互补驱动，并且带同样的死区。这样Q1Q4导通时，原边绕组上电压是+Vin，Q2Q3导通时，原边绕组上电压是-Vin，交流幅值从半桥的约200V变成了400V。

6.2 在LTspice里怎么改

在已完成半桥仿真文件里改造，主要做四件事。

第一，复制一套开关管模型。把Q1、Q2那套包含SW、二极管、输出电容的结构，整体复制一份出来，变成右桥臂Q3、Q4。

第二，把变压器原边的接地断掉。半桥时Lm负端接地，全桥时Lm负端不再接地，而是接到右桥臂中点VB。

第三，把谐振腔接法调整。左桥臂中点VA引出Lr，依次串Cr、变压器原边，然后到右桥臂中点VB。整个谐振腔悬浮在两个桥臂之间。

第四，增加两路驱动源。Q1和Q4共用一路驱动信号，Q2和Q3共用另一路。SPICE指令改成：

Vg1 g1 0 PULSE(0 10 0 10n 10n {0.5*T-Tdead} {T}) Vg4 g4 0 PULSE(0 10 0 10n 10n {0.5*T-Tdead} {T}) Vg2 g2 0 PULSE(0 10 {0.5*T} 10n 10n {0.5*T-Tdead} {T}) Vg3 g3 0 PULSE(0 10 {0.5*T} 10n 10n {0.5*T-Tdead} {T})

6.3 半桥、全桥仿真结果对比

保持所有谐振参数和匝比不变，只把拓扑从半桥改成全桥，你立刻会看到一个关键现象：同样的输入、同样匝比下，输出电压几乎是两倍。原因是原边绕组电压交流幅值翻倍了，副边输出电压自然跟着翻倍。如果目标电压还是12V，那就得把匝比从16提高到32，或者把输入电压降一半。

对比表格如下：

这个结果也解释了工程里的选型习惯：同样做400V输入、1kW以上的电源，全桥更合适，因为原边电压摆幅大，电流应力小，变压器匝比也可以更灵活；而几十瓦到几百瓦的中小功率应用，半桥结构简单、器件少、成本低，已经足够。

6.4 选半桥还是全桥的工程判断

如果你在做一个新项目，判断标准不应该是“哪个看起来高级”，而是从功率等级、输入电压范围、效率和成本四个维度去卡。输入电压高、功率小，半桥就够；输入电压偏低、功率大、电流应力紧张，那就往全桥走。

还有一个容易被忽略的点是变压器的利用率。全桥原边绕组正负半周都通电流，而半桥原边在死区以外的另一半周期里也有电流，但交流幅值只有全桥一半。相同功率下，全桥可以在更低原边电流下传递能量，变压器的体积和铜损往往更优。当然，四个开关管的驱动隔离、死区互补逻辑，复杂度也跟着上来了。仿真阶段你把这些差异跑一遍，心里就有底了。

7. LTspice跑LLC的常见“翻车”现场与排错清单

7.1 Time step too small：收敛问题怎么一步步查

LTspice里跑LLC最常见的报错就是“Time step too small”，本质是某个节点电压或电流变化率太大，导致数值积分无法继续。理想开关、理想二极管、K=1的理想耦合电感都容易触发这个问题。

排查顺序我建议固定套路来。第一步，检查原理图有没有悬空节点或地线漏接，这是新手最容易犯的低级错误。第二步，给输出电容和开关管输出电容并联的阻尼链加一点现实因素，比如给输出电容串联一个10mΩ的ESR，或者在桥臂输出节点对地加一个10Ω串联1nF的RC吸收网络，很多不收敛就没了。第三步，把最大步长从200n往下调，比如改成50n，别觉得调小步长会更慢，有些情况反而是步长太大导致数值在开关瞬间跳变，缩小步长反而能顺利跑完。

如果还不行，再看是不是K=1的耦合系数导致矩阵奇异，改成0.999试试。最后才建议调整LTspice的收敛容差，比如.options reltol=0.003，这是“软化”求解器的方式，能解决一部分问题但别一上来就动。

7.2 波形毛刺、振铃是bug吗

用理想开关做LLC仿真时，死区时间里V(sw)经常出现高频振铃，很多新手以为是自己电路搭错了。其实这不是bug，而是理想器件的“特权”——真实MOSFET的寄生电阻、栅极电阻、PCB寄生电感都会抑制这种振铃，而理想开关把这些阻尼全部去掉了。

要区分“数值振铃”和“真实振荡”，一个办法是把步长调小，看波形是否可重复、幅度是否稳定。数值振铃通常会在步长变化后改变幅度和频率，物理振荡则相对稳定。做ZVS观察时，步长最好小于死区时间的1/5，也就是20ns左右，否则你根本看不清死区里V(sw)是怎么从400V落到0的。

7.3 仿真太慢的提速技巧

理想模型跑8ms在LTspice里通常几十秒到几分钟，但如果你的模型里用了真实MOSFET型号，或者扫描了十来个频率点，速度就会让人崩溃。几个提速技巧很实用。

第一，给输出电容设置初始条件，比如.ic V(out)=12，让电容一开始就接近稳态，省去前面漫长的充电过程。第二，把.tran的总时长缩短，测量窗口放到最后1ms到2ms。第三，减少扫描点数，先跑3个关键频率。第四，二极管先用理想二极管，别一上来就选带反向恢复特性的快恢复型号。

如果你发现LTspice保存原理图时多出来好几个文件，这是正常的：.plt是波形显示配置文件，.log是运行日志，.raw是波形数据文件。不要乱删，特别是.raw，删了波形窗口就可能打不开历史数据。

7.4 从理想模型换到真实MOSFET模型时要注意什么

SW加二极管加电容的模型跑通之后，下一步才是换成真实MOSFET。LTspice标准库里自带不少型号，也可以从厂商官网下载SPICE模型，用.include指令导入。换的时候有三个地方容易踩雷。

一是栅极驱动电压。我给的脉冲源高电平是10V，很多真实MOSFET在这个电压下能完全导通，但也有一些逻辑电平型管子或者大电流IGBT需要更高驱动，检查型号手册再改电平值。

二是体二极管和输出电容不需要再外挂了。真实MOSFET模型自带这些寄生元件，如果保留之前的二极管和电容，等于并联了两套，ZVS波形会失真。

三是漏感的问题。真实变压器里谐振电感Lr可以是外置电感，也可以利用变压器漏感，但在LTspice里如果用K=1的理想耦合模型，漏感是零，所以外置Lr是必须的。以后要做更精细的仿真，可以把K改成0.95甚至更低，让原边自带漏感，再配合外置Lr做更贴近实际的谐振腔建模。

我自己的习惯是，先用SW加二极管把拓扑跑通，确认工作模式后，再逐个换成实际器件。这样做最大的好处是：当某一环节出了问题，你能很清楚地知道是控制、拓扑还是器件模型的问题，而不是一锅粥。LTspice里报错越多，其实越能帮你建立对电路的直觉。等你把LLC的半桥、全桥都从零搭过一遍，那些“死记硬背”的公式和曲线，自然就长在脑子里了。