运算器组成实验全解析：从ALU原理到硬件调试与Verilog仿真

说到计算机组成原理，最劝退的不是期末考，而是实验课。如果只选一个实验来讲，我一定选运算器组成实验。它不光是课程里第一个真正“动硬件”的实验，也是理解ALU、数据通路、控制信号这三座大山的钥匙。很多同学在这卡了四周，最后连进位标志都没搞明白，很可惜。

我在带这个实验的时候，见过太多人对着实验箱发呆——线插了一堆，数码管就是不亮；或者波形仿真明明对了，一上板子就全是乱码。这篇就把实验从原理到实操完整过一遍，不管是做实验箱硬接线的，还是用Verilog做仿真的，都能直接用得上。顺带说一句，如果你以后准备考研，计算机组成原理里王道那套知识点总结和PPT非常适合配合这个实验一起看，原理和实验互相印证，记忆会深很多。

1. 实验到底在做什么：运算器实验的定位与核心目标

1.1 一次实验看懂计算机的“计算”从哪来

很多人学完数电，知道与或非门，也知道加法器，但CPU里的ALU到底长什么样，如何被控制信号指挥，是模糊的。运算器组成实验要解决的就是这件事：让你亲手把输入数据、控制信号、运算结果、状态标志这四个环节串起来，看明白一次加法在硬件层面到底经历了什么。

课程里的运算器通常不是完整CPU，而是一个可独立运行的ALU模块，加上数据输入寄存器、输出寄存器、标志寄存器、总线接口。实验时通过开关输入两个操作数，通过控制信号选择加法、减法、与、或、异或等运算，结果送到指示灯或数码管显示，同时产生进位、零、符号、溢出等标志位。

它和理论课最大的区别是：理论课你写一个A + B就完事了，实验课里你得关心A从哪来、B存在哪、+怎么用控制信号表示、结果送到哪里、进位怎么保存。这一套流程跑通之后，再回头去看计算机组成原理里的数据通路图，你会觉得那不是抽象的方块，而是一条有实感的路。

1.2 为什么一定要亲手搭一遍运算器

有些同学觉得，既然有仿真软件，直接在电脑上跑一遍不就行了。我个人的看法是：仿真可以作为前期验证手段，但绝不建议跳过实物实验。原因很简单，仿真环境里所有信号都是理想化的，接错了线、使能端没拉低、进位没接入，这些问题在仿真里根本暴露不出来。真实硬件会给你反馈——比如数码管显示乱码、进位灯不亮、芯片发热，这种反馈逼着你去查手册、看数据手册、翻电路图，这个过程才是实验最有价值的部分。

运算器实验还承担着一个课程衔接的任务。它前面连着数字逻辑实验（门电路、触发器、译码器），后面接着存储实验、中断实验、CPU设计实验。如果你在这个实验里把数据通路和控制信号的概念建立起来，后面会很顺；如果这个实验靠抄答案混过去的，那后续实验大概率要补课。

另外，对考研的同学来说，这个实验直接对应计算机组成原理里运算器、ALU、标志位、补码加减法这几个高频考点。把它亲手做一遍，比背十遍知识点都管用。我在带实验时经常提醒学生：实验报告里的真值表、功能表、时序图，就是你复试时能拿出手的“作品”。

1.3 实验类型与设备选择：模型机实验箱和Verilog仿真

运算器实验在不同学校有不同做法，主要分三类：

第一种是传统实验箱硬接线，比如杭州至芯、北京睿智等常见型号，操作数是拨码开关或矩阵键盘，结果是数码管或LED灯。这种方式的优点是直观，缺点是很考验细心程度，一根线插错就全军覆没。

第二种是FPGA实验板配合Quartus/Vivado做硬件描述语言设计，把运算器模块写进代码里，再下载到开发板上看现象。这种方式更贴近现代数字系统设计流程，也是很多学校现在的主流。

第三种是纯软件仿真，比如用Multisim、Logisim、Proteus画原理图仿真。优点是安全可控，缺点是和真实硬件有差距。

如果条件允许，我建议至少完整地做一遍第一种，再用第二种方式把同样功能复现一次。硬接线能让你理解“控制信号是真实存在的引脚电平”，而Verilog能让你把这种理解升华到“行为级描述”。两个都做一遍，运算器这个知识点基本就焊死在脑子里了。

2. 动手之前必须吃透的电路原理

2.1 从一位全加器到多位加法器

运算器的地基是一位全加器，也就是带进位输入的全加器。它有三个输入：本位两个加数A_i、B_i，低位进位C_{i-1}，两个输出：本位和S_i、进位输出C_i。逻辑式写出来是：

S_i = A_i ⊕ B_i ⊕ C_{i-1}

C_i = A_i * B_i + (A_i ⊕ B_i) * C_{i-1}

这个公式不复杂，但它包含了一个重要思想：加法不是把两个数摞在一起，而是每一位都要处理“来自低位的进位”。这也就是为什么后面所有加法器结构——串行进位、并行进位、组间串行进位——本质上都在解决一个问题：进位如何更快、更确定地传播。

多位加法器最朴素的做法是把全加器串联起来，低位的进位输出接到高位的进位输入。这个结构叫串行进位加法器，也叫行波进位加法器。它能工作，但速度很慢，因为最高位的进位要等前一级全部稳定。4位还行，如果是32位，延时就会非常大。实验课做4位或8位运算器，串行结构足够用，但你在实验报告里最好能写清楚它的时序特性，这样原理分析和设计说明都会加分。

2.2 串行进位与“组间串行进位”的取舍

实验里如果要求做8位运算器，直接串行接8个全加器，进位链会很长。很多教材和实验指导书会引入“组间串行进位”这个概念：把4位一组做成一个小组，组内用并行进位（先行进位），组间再用串行方式连接。

这样做的好处是减少进位传递时间。比如8位加法器，如果全部串行，最坏情况要经过8级门延迟；如果分成两组各4位，组内用先行进位，组间串行，最坏情况只需要两倍“组内进位链延迟”加上少量门延迟，速度明显提升。这个知识点在王道计算机组成原理的PPT里专门有一节讲，我当时是把那页图抄在实验报告旁边的。

不过实际实验中，只要不是做高性能ALU，完全可以先用最简单的串联结构跑通功能。我的建议是：功能优先，性能其次。先把串行结构做对，再在报告中讨论如果改成组间串行会怎样，甚至用仿真验证一下两种结构的进位延时差异。这样实验的层次感就出来了。

2.3 ALU的核心功能：不只是加法

实验指导书上经常会给出一个运算器功能表，里面除了加法、减法，还有与、或、非、异或、左移、右移等逻辑运算。这些功能看起来很杂，但核心思想只有一个：ALU内部做了一堆运算，然后通过选择信号决定把哪个结果输出。

以经典的四位ALU芯片74181为例，它有四个功能选择端S0~S3和一个方式控制端M。当M=0时，芯片执行算术运算；当M=1时，执行逻辑运算。不同的S0~S3组合对应两种模式下的不同功能。比如M=1, S=1001时执行逻辑非，M=0, S=0110时执行加法。

理解这里的关键在于：ALU不是“根据指令选择做什么”，而是“所有运算同时发生，选择端决定把哪个结果送出来”。这个思路和CPU里的多路选择器、总线仲裁是一脉相承的。很多实验箱上的运算器模块就是基于74181扩展而来，8位运算器就用两片74181级联。

如果你用Verilog做这个实验，其实不必完全按74181的内部结构去写。行为级描述更简单，直接写case (S)，每个分支里算一种运算，然后输出。但即便如此，还是建议先弄清楚74181的功能表和工作方式，因为很多实验箱硬件就是按它的引脚设计的，最后的验收题目也会围绕这些功能出。

2.4 标志位的生成逻辑：CY、OV、Z、SN

运算器实验里最容易出问题、也最容易被忽视的是标志位。常见的四个标志是：

• CY（进位/借位标志）：运算结果最高位产生的进位或借位。
• OV（溢出标志）：有符号数运算结果超出表示范围。
• Z（零标志）：运算结果是否为0。
• SN（符号标志）：运算结果的最高位，也就是符号位。

它们的生成逻辑各有讲究。

CY最简单的做法是直接取加法器最高位的进位输出。但注意，减法时它是借位标志，含义会反过来，有的实验箱里会做取反处理，这要看清实验手册的约定。

OV不能只看最高位进位，必须根据“最高位进位”和“次高位进位”是否相同来判断。如果最高位有进位而次高位没有，说明两个正数相加变成了负数，这就是溢出；反过来也一样。所以说OV = C_{n-1} XOR C_{n-2}，这里的C_{n-1}是最高位进位，C_{n-2}是次高位进位。很多同学把CY和OV搞混，就是因为没理解“无符号数看进位、有符号数看溢出”这条规则。

Z标志的实现很简单，把结果的所有位做或运算，再取反，即Z = NOT(OR(结果每一位))。全零输出1，否则输出0。

SN更简单，直接就是结果的最高位，但要注意它只在有符号数语义下有意义。

标志位在后续实验里非常重要，因为CPU的条件跳转、比较指令都是靠它们来决定路线的。运算器实验里把标志位接出来看明白，后面学到状态寄存器、流水线冒险的时候会轻松很多。

3. 实验全过程实录：从接线到出结果

3.1 拿到实验箱后的第一件事

不要急着插线、拨开关。第一步永远是读实验手册和看板卡布局。我见过太多小组，拿到板子就开始乱接线，结果管脚定义搞错，折腾两小时一无所获。

把运算器模块的电路原理图找出来，确认几个关键信号：

• 两个操作数输入端（通常标IN1、IN2或A、B）
• 功能选择端（标S0~S3或FUNC）
• 方式控制端（标M）
• 进位输入端（标CIN，重要！）
• 结果输出端（标OUT0~OUT3或R0~R3）
• 标志位输出端（标CY、OV、Z、SN）
• 使能/片选信号（标EN或CS，通常低有效）

把每一个信号在实验箱上的位置和导线颜色记录下来，再开始接线。我习惯用不同颜色的线分开：电源和地用一个颜色，输入信号用一个颜色，控制信号用一个颜色，输出信号用一个颜色。这样一旦出问题，排查起来速度快很多。

3.2 数据通路与控制信号的约定

接好线后，先别急着做运算，先把数据通路理清楚。

实验箱的运算器模块通常带有输入锁存器和输出缓冲器。操作数不是直接拨到ALU引脚上的，而是先通过开关置数，再用一个LOAD信号打入输入寄存器。运算结果是先锁存在输出寄存器里，然后才能被外部看到。这样做的好处是时序可控，不会因为开关抖动导致数据不稳定。

控制信号一般包括：

• LD_A、LD_B：锁存输入操作数A、B
• LD_OUT：锁存运算结果
• LD_FLAG：锁存标志位
• S0~S3、M：选择运算功能

整个实验的典型操作流程是：步骤一，设置A的输入值，拉高LD_A一个时钟周期，把A锁存进寄存器；步骤二，设置B的输入值，同样操作锁存B；步骤三，设置功能选择信号S和M；步骤四，拉高LD_OUT和LD_FLAG，把结果和标志位锁存出来；步骤五，观察数码管、LED灯，记录结果。

这个流程非常重要：先置数，后运算，再锁存。很多同学一次性把信号全改掉，结果ALU输入没稳定，冲出来的结果自然是错的。

3.3 关键操作步骤：加法、减法、逻辑运算怎么跑

具体到操作，以4位运算器为例：

加法：设置M=0，S选择加法；CIN=0。把A、B分别置好，比如A=5（0101）、B=3（0011），锁存后观察结果。正确输出应该是8（1000），CY=0，Z=0，SN=1。再试A=5、B=7，结果是12（1100），这其实已经是无符号数范围内的正常结果，但如果按4位有符号数看，1100是-4，这里OV应该为1。这个例子能很好地帮你区分无符号运算和有符号运算。

减法：很多实验箱没有专门的减法器，而是用补码加法实现，即A - B = A + (~B) + 1。所以操作上要把功能选择端设为加法，CIN=1，但对B要做取反处理。有的实验箱会提供SUB控制端，自动完成B取反和CIN=1的组合。做减法时特别注意CY的含义：它表示借位。比如3 - 5，结果应该是-2的补码1110，同时CY=1表示发生了借位。

逻辑运算：设M=1，通过S0~S3选择与、或、非、异或即可。逻辑运算和算术运算的最大区别是逻辑运算没有进位链，也不产生有意义的CY和OV，所以观察标志位时要忽略它们。

做这组操作时，可以把每一组输入、控制信号、输出结果、标志位都记录成一张真值表。实验验收时老师就爱问：为什么这个结果下CY是1，OV是0？如果你真值表记录得工整，回答起来就不慌。

3.4 记录实验结果与验收要点

实验报告里的结果记录不是简单拍个照、抄几个数字，至少要有下面几项：

• 测试向量：完整的输入A、B值，用二进制或十六进制写清楚
• 控制状态：M、S0~S3、CIN的取值
• 预期结果：先手工计算一遍
• 实际现象：数码管或LED灯的读数
• 标志位记录：CY、OV、Z、SN
• 异常情况：如果实际和预期不一致，记录现象、猜测原因、最终排查结果

验收时老师比较喜欢问的几类问题包括：全加器逻辑式怎么写；溢出和进位到底有什么区别；74181的M端作用；减法为什么能用加法实现。这些问题全部能在实验过程里找到答案，只看你动手时有没有过脑子。

如果你做的是Verilog仿真版，还应该补充波形图。看波形的时候别只看结果对不对，重点看进位链的传递过程：低位的C_i是怎么一级一级传到高位的，中间有没有毛刺，锁存信号是否在稳定之后才触发。这些细节在仿真里看得清清楚楚，是最能体现你理解深度的地方。

4. 调试现场：我踩过的坑和排查方法

4.1 结果全零？先查使能端和片选信号

运算器实验最常见的故障就是：一切按手册操作，结果输出全是0。很多人急着怀疑芯片坏了，其实90%的情况是使能端和片选信号没配置对。

特别是在实验箱上，运算器模块往往经过三态缓冲器和总线连接。输出端有一个输出使能信号（OE或EN），通常低电平有效。如果这个信号被拨到了高电平，三态门处于高阻态，你看到的输出就是恒定的——数码管全灭或全0。同样，片选信号（CS）要是没选对模块，数据就进不了总线。

排查方法很简单：用万用表或示波器测EN、CS引脚的电压，和手册上的有效电平对比。如果是仿真，就查代码里enable信号是不是被常量绑定成0了。这个坑我当年也踩过，花了整整一个下午，最后发现是拨码开关拨反了。

4.2 进位标志一直不对？问题多半在Cin

第二个高频问题出在CY上。很多同学做加法时，进位标志总是反的，或者做减法时进位标志和手册对不上。十有八九是CIN端出了问题。

加法时CIN必须接0，这是最低位没有进位输入的意思。如果悬空或者接到了1，结果最低位会多出一个1，整个结果和进位标志都会错。减法时CIN要接1，配合B取反形成补码减法。如果这里接0，相当于还是加法，结果自然不对。

另一个常见问题是CY的极性。有些实验箱定义的CY是进位输出本身，有些则做了反相处理——当CY灯亮时表示CY=0。这个一定要核对手册和电路图，否则你记录的“进位标志”可能全是反的。仿真里没有这种困扰，但如果做实物实验，极性搞反会让人怀疑人生。

4.3 波形毛刺和跳变：时序与消抖

如果你做的是数字仿真实验，还会遇到一类特殊问题：功能明明是对的，但波形上有毛刺，或者结果在中间状态跳变。

毛刺多半来自组合逻辑的竞争冒险。比如加法器进位链上，不同路径的延迟不同，在输入变化的瞬间，输出会短暂出现错误电平，然后才稳定下来。这在纯组合逻辑中是正常现象，关键是不能在毛刺期间锁存数据。所以实验里才需要一个LD_OUT锁存信号，而且锁存沿必须出现在数据稳定之后。

仿真中出现毛刺还有一个常见原因：把开关输入直接接到了ALU输入上，没有加同步器。真实的实验箱上，拨码开关和按键都有机械抖动，一个按键按下去，逻辑电平会上下跳变几十毫秒。如果用按键直接产生LD信号，很容易把不稳定的数据锁存进去。解决办法是在仿真代码里加两级触发器同步，再做一次边沿检测。实验箱上则要遵循“先拨开关，再按键锁存”的顺序，让数据有足够时间稳定。

4.4 常见问题速查表

我把这几年带实验时遇到的高频问题整理成了一个速查表，实验时直接对照排查：

这张表不能解决所有问题，但能帮你过滤掉80%的低级错误。剩下的20%，就是实验最有价值的地方——逼着你回到电路图，去理解每一个信号线为什么存在。

最后再分享一个实战小技巧：任何实验遇到“不可思议”的现象，先复位、再断电、等10秒重新上电，然后重新检查电源线和地线。这个动作能解决一批莫名其妙的故障，不是玄学，而是很多实验箱接触不良。运算器实验是整个计算机组成原理课程里最好的“劝退检测器”——它能筛掉没有耐心的人，也能给真正踏实动手的人满满的成就感。只要耐下心把每一步都走通，后面的存储实验和CPU设计实验，你就已经赢了一半。