AD20差分线等长布线实战：从原理图定义到规则设置与验证

1. 差分线等长布线到底在解决什么问题

很多人第一次接触差分线等长，脑子里冒出来的第一个念头就是“两根线一样长不就行了”。如果真这么简单，那就不至于有那么多人在PCB打样回来之后发现眼图闭合、误码率飙升、信号死活调不通了。我在早期做一块带千兆以太网和USB3.0的板子时，就吃过这个亏——原理图连得没问题，PCB走线看起来也“差不多长”，结果实测传输速率一上去就疯狂丢包。后来用TDR（时域反射计）一测，两根线的传播延迟差了将近80ps，问题就出在等长控制上。

差分线等长布线的本质，是保证差分信号的两条单端走线在同一时刻到达接收端。差分信号靠的是两根线之间的电压差来传递信息，如果一根线比另一根长，信号到达的时间就不一致，这个时间差会直接吃掉接收端的时序余量。更麻烦的是，共模抑制能力会急剧下降——本来差分线最大的优势就是对外部噪声的共模抑制，一旦两根线长度不匹配，部分共模噪声就会转化成差模噪声，直接干扰有用信号。

在AD20里做差分线等长，涉及三个层面的工作：原理图阶段的差分对定义、PCB阶段的差分对规则设置、以及布线过程中的实时等长调整。这三个环节缺一不可，而且顺序不能乱。我见过不少新手直接在PCB里手动拉两根线，然后靠“目测”来判断是否等长，这种做法在低速信号上勉强能用，但一旦速率超过500Mbps，基本等于碰运气。

注意：差分线等长不是“越精确越好”，而是“够用就好”。过度追求极致的等长反而会引入不必要的蛇形走线，增加寄生参数和串扰风险。关键是要根据信号速率和协议规范来确定合理的容差范围。

1.1 差分信号对时序的敏感度从哪来

要理解等长的重要性，得先搞清楚差分信号的时序容差是怎么算出来的。以常见的LVDS（低电压差分信号）为例，其数据速率通常在几百Mbps到Gbps级别。假设信号在FR-4板材上的传播速度约为6英寸/纳秒（约15.24厘米/纳秒），那么1毫米的走线长度差异对应的时间差大约是6.56皮秒。看起来很小对吧？但如果你的信号周期只有几百皮秒，这个偏差就相当可观了。

更关键的是，接收端的建立保持时间窗口是固定的。以DDR4为例，其数据有效窗口可能只有几十皮秒，如果差分对的长度偏差导致时序偏移超过这个窗口，采样就会出错。这就是为什么高速差分协议（如PCIe、USB3.0、SATA等）都对差分对内的长度匹配有明确的规范要求，通常在5mil到50mil之间，具体取决于协议和速率。

我在实际项目中总结了一个经验公式：允许的长度偏差（mil）≈ 信号上升时间（ps）× 传播速度（mil/ps）× 0.1。这个0.1是经验系数，代表允许的时序偏移占上升时间的比例。比如上升时间为100ps的信号，在FR-4上传播速度约为6mil/ps，那么允许偏差大约是60mil。当然，这只是一个快速估算，最终还是要以协议规范为准。

1.2 等长做不好会引发哪些连锁反应

差分线不等长带来的问题不是单一的，而是一连串的连锁反应。最直接的表现是眼图闭合——眼高降低、眼宽变窄，接收端很难准确判断信号是0还是1。接着就是误码率上升，系统开始出现偶发性的数据错误，这种错误往往很难复现，调试起来非常头疼。

更深层的影响是共模噪声的增加。差分信号的两根线如果长度不一致，它们对同一噪声源的响应就会不同，导致部分共模噪声转化为差模噪声。这部分噪声会直接叠加在有用信号上，进一步恶化信噪比。我在测试一块HDMI板子时就遇到过这种情况：差分对长度差了大约30mil，结果眼图测试时发现共模噪声比正常情况高了将近6dB，后来重新调整等长后问题立刻消失。

还有一个容易被忽视的问题是EMI（电磁干扰）。不等长的差分线会产生不对称的电流分布，导致辐射发射增加。这在产品做电磁兼容认证时可能直接导致测试不通过，到时候再回头改PCB就来不及了。

2. 在AD20原理图阶段就把差分对定义清楚

很多人在原理图阶段只关注电气连接是否正确，完全忽略了差分对的预定义。等到PCB阶段才发现，AD20根本识别不出哪些网络是差分对，只能手动一根一根去设置，效率极低还容易出错。我的做法是在原理图阶段就把差分对信息完整地传递给PCB，这样后续布线时AD20可以自动识别并应用规则。

2.1 差分对的命名规范与网络标签设置

AD20识别差分对的主要依据是网络名称的命名规则。默认情况下，AD20认为以“_P”和“_N”结尾的网络是一对差分线，比如“USB_DP”和“USB_DN”、“CLK_P”和“CLK_N”。但这个规则是可以自定义的，在“Project Options”的“Class Generation”选项卡里可以修改差分对的命名模板。

我通常建议在原理图阶段就采用统一的命名规范，比如“信号名_P”和“信号名_N”，这样AD20可以自动识别。如果项目中有多个差分对，最好加上功能前缀，比如“PCIE_TX0_P”和“PCIE_TX0_N”，这样在PCB里查找和管理都方便。

具体操作步骤是这样的：在原理图中选中差分对的两个网络标签，右键选择“Properties”，在“Net Name”中按照命名规范填写。然后在“Project”菜单下选择“Project Options”，在“Class Generation”选项卡中确认差分对的命名模板是否正确。如果模板是“_P”和“_N”，那么所有以这两个后缀结尾的网络都会被自动识别为差分对。

提示：如果原理图已经画完但命名不规范，也可以在PCB中手动创建差分对。在“PCB”面板的“Differential Pairs Editor”中点击“Add”按钮，然后选择两个网络即可。但手动创建容易遗漏，还是建议在原理图阶段就规范命名。

2.2 差分对规则的预先配置

在原理图阶段，除了命名规范，还可以预先配置差分对的电气规则。这些规则会随项目一起传递到PCB，省去在PCB中重复设置的麻烦。具体来说，可以在“Design”菜单下选择“Rules”，然后在“Differential Pairs Routing”类别中设置以下关键参数：

• Max Gap：差分对两根线之间的最大间距，通常设置为线宽的两倍左右
• Min Gap：最小间距，一般不小于PCB工艺的最小线间距
• Preferred Gap：首选间距，布线时默认使用的间距值
• Max Uncoupled Length：允许的最大非耦合长度，即差分对分开走线的最大距离

这些参数的设置需要根据具体的叠层结构和阻抗要求来计算。以常见的100欧姆差分阻抗为例，在FR-4板材上，如果线宽为6mil，间距通常设置在8mil左右。但这不是固定的，需要根据实际的叠层参数用阻抗计算工具来确认。

我一般会在原理图阶段就把这些规则配好，然后在PCB中直接调用。这样做的好处是规则统一，不会出现同一个项目里不同差分对规则不一致的情况。而且如果项目需要多人协作，规则预先定义好可以避免每个人按自己的习惯设置，导致后期整合时出问题。

2.3 从原理图同步到PCB的注意事项

原理图设计完成后，通过“Design”菜单下的“Update PCB Document”将变更同步到PCB。这个过程中，差分对信息会一并传递过去。但有几个细节需要特别注意：

第一，确保原理图中的差分对网络标签没有拼写错误。AD20的差分对识别是严格区分大小写的，“_P”和“_p”会被认为是不同的后缀。我有一次就是因为把“_N”写成了“_n”，导致PCB里死活识别不出差分对，排查了半天才发现是大小写的问题。

第二，如果原理图中使用了层次化设计，需要确保差分对信号在每一层都正确传递。有时候在子图中定义了差分对，但父图的端口没有正确映射，导致PCB中丢失差分对信息。

第三，同步完成后，建议在PCB的“Differential Pairs Editor”中检查一下差分对列表是否完整。如果有遗漏，可以手动补充，但最好还是回到原理图修正后重新同步，保持设计的一致性。

3. AD20中差分对规则的精细设置

原理图同步过来之后，接下来的重头戏就是在PCB中设置差分对规则。AD20的规则系统非常强大，但也因此比较复杂，很多人第一次打开“Rules”对话框时会被密密麻麻的选项搞晕。我刚开始用AD20的时候也是这样，后来慢慢摸索出一套自己的设置流程，这里分享给大家。

3.1 差分对阻抗与线宽的匹配计算

在设置规则之前，必须先确定差分对的目标阻抗和对应的线宽间距。这个计算不能拍脑袋，需要根据PCB叠层结构来精确计算。AD20内置了一个阻抗计算工具，在“Layer Stack Manager”中可以调用。但更常用的做法是使用第三方工具如Saturn PCB Toolkit或Polar SI9000来计算。

以常见的四层板为例，叠层结构通常是：顶层信号-地层-电源层-底层信号。假设介质厚度为8mil，铜厚为1oz，目标差分阻抗为100欧姆。通过计算可以得出，线宽大约需要6mil，间距大约8mil。但这个结果会随着介质厚度和铜厚的变化而变化，所以每次换叠层都要重新计算。

计算完成后，在AD20的“Rules”对话框中找到“Differential Pairs Routing”类别，创建新的规则。在“Constraints”区域设置刚才计算出的线宽和间距值。这里有个技巧：可以针对不同的差分对设置不同的规则，比如USB3.0和千兆以太网的阻抗要求可能不同，可以分别创建规则并指定适用的网络。

3.2 等长规则的创建与容差设定

等长规则是差分对布线的核心。在AD20中，等长规则属于“Length”类别下的“Differential Pairs”子类。创建规则时需要设置两个关键参数：目标长度和容差。

目标长度的确定有两种方式：一种是手动指定一个固定值，另一种是让AD20根据实际布线自动调整。我通常采用后者，先布完一组差分对，然后以这组的长度作为参考，其他差分对向它看齐。这样做的好处是避免了一开始就设定一个不切实际的目标长度，导致后期为了凑长度而绕远路。

容差的设定需要根据信号速率来定。对于低速差分信号（如RS-485），容差可以放宽到100mil甚至更大；对于高速信号（如PCIe Gen3），容差通常要控制在5mil以内。在AD20中，容差是以“Tolerance”参数来设置的，可以分别设置最大值和最小值。

注意：等长规则中的“Tolerance”是指差分对内部两根线之间的长度差，而不是不同差分对之间的长度差。不同差分对之间的长度匹配是另一个层面的问题，通常称为“组内等长”或“总线等长”。

3.3 规则优先级与冲突处理

AD20的规则系统支持优先级设置，当多条规则同时适用于同一个对象时，优先级高的规则会覆盖优先级低的。这个机制在差分对布线中非常有用，但也容易引发问题。

比如，你可能为所有差分对设置了一条通用规则，然后又为某个特定的差分对设置了一条特殊规则。如果特殊规则的优先级低于通用规则，那么特殊规则就不会生效。我遇到过好几次这种情况，明明设置了规则但布线时就是不按规则走，后来才发现是优先级搞反了。

在“Rules”对话框中，每条规则都有一个“Priority”值，数值越大优先级越高。建议的做法是：通用规则设置较低的优先级，特殊规则设置较高的优先级。同时，在规则名称上做好标注，比如“DiffPair_General”和“DiffPair_USB3_Special”，方便后期维护。

另外，AD20还支持规则的条件筛选，可以根据网络类、网络名称、层等因素来限定规则的适用范围。这个功能在复杂项目中非常实用，可以避免规则之间的相互干扰。

4. 差分对布线的实操流程与技巧

规则设置好之后，就可以开始布线了。AD20提供了专门的差分对布线工具，可以通过“Place”菜单下的“Differential Pair Routing”来调用，也可以使用快捷键“P”然后选择“Differential Pair”。但工具只是辅助，真正决定布线质量的还是操作者的经验和技巧。

4.1 交互式差分对布线的正确打开方式

启动差分对布线命令后，鼠标会变成十字光标，此时需要先点击差分对的一个焊盘。AD20会自动识别并高亮显示与之配对的另一个焊盘，然后你就可以开始拉线了。在布线过程中，AD20会实时显示当前的长度信息，包括两根线的各自长度和长度差。

这里有个非常实用的技巧：在布线过程中按“Tab”键可以暂停布线并打开属性面板，实时调整线宽、间距等参数。按“1”键可以切换走线层，按“2”键可以添加过孔。这些快捷键在密集布线时能大幅提升效率。

我个人的习惯是先用较宽的间距快速把差分对拉到目标区域附近，然后再切换到精确模式进行等长调整。这样做的好处是避免一开始就陷入细节，先保证整体路径合理，再局部优化。

4.2 蛇形绕线的参数控制与寄生效应

当差分对需要补偿长度时，蛇形绕线是最常用的手段。但蛇形绕线不是随便绕的，绕不好反而会引入额外的寄生电感和电容，恶化信号质量。AD20提供了专门的蛇形绕线工具，在布线过程中按“Shift+A”可以调出蛇形绕线设置。

关键参数包括：

• Amplitude：蛇形走线的幅度，即绕线的宽度
• Gap：相邻蛇形段之间的间距
• Max Amplitude：最大允许幅度

这些参数的设置原则是：幅度不宜过大，通常控制在3倍线宽以内；间距不宜过小，至少保持3倍线宽以避免串扰。我见过有人为了凑长度把蛇形绕得非常密集，结果信号质量比不等长还差，这就本末倒置了。

另外，蛇形绕线的位置也有讲究。最好放在差分对的末端靠近接收端的位置，而不是放在中间。因为蛇形绕线会引入阻抗不连续，放在末端对信号的影响相对较小。

4.3 过孔对等长的影响与补偿策略

在多层板中，差分对不可避免地需要换层，这就涉及到过孔。过孔会引入额外的长度和寄生参数，而且如果两根线的过孔位置不对称，还会导致额外的长度差。

我的做法是：尽量让差分对的两根线在同一位置打过孔，保持对称。如果实在做不到对称，就要在过孔之后立即进行长度补偿。AD20在布线时会自动计算过孔带来的长度变化，但前提是过孔的信息已经正确设置。

过孔的长度可以通过“Pad Stack”中的“Hole Size”和“Layer”信息来计算。一般来说，一个贯穿整个板厚的过孔带来的额外长度大约等于板厚。比如1.6mm的板厚，过孔带来的额外长度大约是63mil。这个数值在等长计算时不能忽略。

提示：如果差分对需要频繁换层，建议使用盲埋孔来减少过孔带来的长度差异。但盲埋孔会增加制板成本，需要根据项目预算来权衡。

5. 等长验证与后处理检查

布线完成后，不能直接导出Gerber就完事了。必须进行等长验证，确保实际布线结果符合规则要求。AD20提供了多种验证工具，但很多人只用其中一种，导致遗漏问题。

5.1 使用PCB面板进行差分对长度审查

最直接的验证方式是通过“PCB”面板。在面板顶部选择“Differential Pairs”模式，然后展开差分对列表，可以看到每一对差分对的详细长度信息，包括正线长度、负线长度和长度差。AD20会用颜色标注：绿色表示符合规则，黄色表示接近容差上限，红色表示超出容差。

我通常会把所有差分对都检查一遍，对于红色的差分对立即进行修正。修正的方法可以是手动调整蛇形绕线，也可以使用AD20的“Tune”功能自动优化。但自动优化不一定总是最优解，有时候需要手动微调。

5.2 利用DRC检查规则冲突

DRC（设计规则检查）是PCB设计的最后一道防线。在“Tools”菜单下选择“Design Rule Check”，AD20会检查所有规则，包括差分对的等长规则。检查完成后会生成一份报告，列出所有违规项。

但DRC报告有时候会很长，需要学会筛选。我一般会重点关注“Differential Pairs Routing”和“Length”这两个类别的违规项。对于每一个违规项，都要仔细分析原因：是规则设置不合理，还是布线确实有问题。如果是规则设置问题，调整规则即可；如果是布线问题，就需要回到PCB中修改。

5.3 导出前的最终确认清单

在导出Gerber之前，我有一套自己的确认清单，这里分享给大家：

• 所有差分对的长度差是否在容差范围内
• 差分对的阻抗是否与叠层设计一致
• 蛇形绕线的参数是否合理，没有过度绕线
• 过孔是否对称，不对称的是否已补偿
• DRC报告中的差分对相关违规是否已全部处理
• 差分对的参考平面是否完整，没有跨分割

这套清单看起来简单，但每一条都对应着实际项目中踩过的坑。比如参考平面跨分割这个问题，我早期做一块千兆网卡时就遇到过，差分对跨越了电源平面的分割缝隙，导致阻抗突变，信号反射严重。后来在确认清单里加上这一条，就再也没犯过类似错误。

6. 常见问题排查与实战避坑经验

即使按照流程一步步操作，实际项目中还是会遇到各种意外情况。这里整理几个我实际遇到过的问题和解决方法，希望能帮大家少走弯路。

6.1 AD20识别不出差分对的排查思路

这是最常见的问题之一。明明原理图里命名规范，但PCB里就是找不到差分对。排查思路如下：

首先检查原理图中的网络标签是否真的以“_P”和“_N”结尾，注意大小写。其次检查“Project Options”中的“Class Generation”设置，确认差分对模板是否正确。然后检查PCB中的“Differential Pairs Editor”，看看是否有手动创建的差分对与自动识别的冲突。

还有一个容易被忽视的原因是网络类（Net Class）的设置。如果差分对的网络被分配到了某个网络类中，而该网络类的规则覆盖了差分对规则，也会导致识别异常。解决方法是检查“Net Classes”设置，确保差分对网络没有被错误归类。

6.2 等长调整后信号反而变差的案例分析

这个问题听起来反直觉，但确实会发生。我曾经遇到过一个案例：一块USB3.0的板子，差分对长度差从原来的50mil调整到了5mil以内，但眼图测试结果反而更差了。后来用TDR分析发现，问题出在蛇形绕线上——为了凑长度，在差分对中间加了一段非常密集的蛇形绕线，导致阻抗严重不连续。

这个案例告诉我们，等长调整不能只看长度数字，还要关注信号完整性。正确的做法是：优先通过调整路径来补偿长度，比如让短线绕一个平缓的弯，而不是加密集的蛇形。如果必须用蛇形，也要控制好幅度和间距，避免阻抗突变。

6.3 多层板中差分对跨分割的处理方法

多层板中，差分对不可避免地会跨越不同的参考平面。如果参考平面不完整，比如有分割缝隙，差分对的阻抗就会发生突变。处理方法有两种：一种是调整布线路径，避开分割区域；另一种是在分割区域添加缝合电容，为返回电流提供低阻抗路径。

我通常优先选择调整路径，因为缝合电容的效果有限，而且会增加BOM成本。如果实在避不开，就在分割区域两侧各放一个电容，容值根据信号频率来选择，一般在0.1uF到1uF之间。

6.4 差分对与单端信号的串扰规避

差分对虽然抗干扰能力强，但它本身也会对周围的单端信号产生串扰。特别是在高密度布线区域，差分对和单端信号往往靠得很近。我的经验是：差分对与单端信号之间的间距至少保持3倍线宽，如果空间允许，最好保持5倍线宽。如果实在无法避免近距离布线，可以在两者之间加一条接地屏蔽线，但屏蔽线需要两端接地，否则效果适得其反。

另外，差分对之间的间距也需要注意。不同差分对如果靠得太近，相互之间的串扰会导致共模噪声增加。一般建议差分对之间的间距不小于5倍线宽。

7. 从实战中沉淀下来的几条硬核经验

做了这么多年的PCB设计，关于差分线等长布线，我总结了几条不太会在教科书上看到但非常实用的经验。

第一条：先布差分对，再布其他信号。差分对通常对路径和长度有严格要求，如果先布了其他信号，差分对的可布空间就会被压缩，后期调整非常被动。我现在的习惯是，PCB布局完成后第一件事就是布差分对，把关键路径先固定下来。

第二条：等长是手段不是目的。不要为了等长而等长，最终目标是保证信号完整性。如果长度差在容差范围内，信号质量也达标，就不要再去折腾了。过度优化只会增加设计复杂度和风险。

第三条：规则设置要留有余地。比如容差设置为10mil，实际布线时尽量控制在5mil以内，留出余量应对后期可能的调整。如果一开始就把容差用满，后面稍微动一下就会超标。

第四条：善用AD20的实时长度显示。在布线过程中，AD20会在状态栏实时显示当前差分对的长度信息。养成随时关注这个信息的习惯，可以避免布完线才发现长度差超标，那时候再改就麻烦了。

第五条：保存一份规则模板。如果经常做类似的项目，可以把差分对规则保存为模板，下次直接导入。AD20支持规则的导出和导入，在“Rules”对话框中右键选择“Export Rules”即可。这样可以省去重复设置的时间，也保证了规则的一致性。

这些经验都是我在实际项目中一点一点积累起来的，有些甚至是踩了坑之后才明白的。希望对你有所帮助。差分线等长布线说到底是一个平衡的艺术——在长度、阻抗、串扰、空间之间找到最优解。没有绝对正确的做法，只有最适合当前项目的方案。