LVDS屏幕接口电路设计：从原理图到PCB布局的完整流程与避坑指南

LVDS屏幕接口这两年又火了起来，尤其是做工业平板、医疗显示、车载中控和国产化替代方案的朋友，几乎绕不开它。原因很直接：分辨率越做越高，传统的RGB并口线数太多、走线太宽、EMI压不住，而MIPI又对主控和线材要求更苛刻，LVDS刚好卡在一个“性能够用、成本可控、生态成熟”的甜点位上。但真到自己动手画原理图和PCB的时候，很多人会发现事情没那么简单——差分对怎么端接、时钟和数据怎么配对、地平面怎么处理、连接器选哪种、线序怎么定义，每一步都有坑。这篇内容就把我这些年做LVDS接口电路从原理图到PCB布局的完整流程拆开讲一遍，包括方案选型逻辑、参数计算、实操步骤和踩过的坑，适合正在做屏幕接口设计的硬件工程师、Layout工程师，以及需要自己画转接板或驱动板的嵌入式开发者参考。

1. 先搞清楚LVDS接口到底在解决什么问题

1.1 LVDS的电气本质与常见误区

LVDS全称Low-Voltage Differential Signaling，低压差分信号。它的核心不是“低压”两个字，而是“差分”。每一路信号用一对线来传输，接收端看的是两根线之间的电压差，而不是单根线对地的绝对电压。典型差分摆幅在350mV左右，共模电压约1.2V，终端通常用100Ω电阻跨接在差分对之间做匹配。

很多人第一次接触LVDS会误以为它和RS485、CAN是一类东西，其实差别很大。LVDS是点对点的恒流源驱动，电流一般3.5mA左右，通过100Ω终端电阻产生约350mV的差分电压。它的优势是速度快、功耗低、抗共模干扰强，但传输距离和拓扑灵活性不如CAN这类总线。所以LVDS基本只适合板内或短距离板间连接，屏幕排线通常控制在几十厘米以内。

另一个常见误区是认为“差分线只要等长就行”。等长只是基础，差分对的间距一致性、参考平面完整性、共模阻抗控制同样关键。我见过不少板子差分对等长做得很漂亮，但因为跨了分割地平面，眼图一塌糊涂。

1.2 单路、双路、四路LVDS怎么选

屏幕接口常见的LVDS有单路（Single Link）、双路（Dual Link）之分，部分高分辨率屏还有四路。单路LVDS通常包含4对数据线加1对时钟线，也就是常说的“4+1”。双路就是8对数据加1对时钟，或者两组独立的4+1。

选哪种取决于屏幕分辨率和刷新率。粗略估算：单路LVDS在像素时钟85MHz左右时，能支撑到1366×768或1440×900这个级别；1920×1080及以上，尤其是60Hz以上，基本要上双路。具体要看屏幕规格书里的Pixel Clock和每像素位数。比如一块1920×1080、24bit色深的屏，像素时钟约148.5MHz，单路LVDS每时钟周期传7bit，带宽就不够了，必须双路。

这里有个实操经验：不要只看分辨率，一定要翻到规格书的Timing Table，确认Pixel Clock、HTotal、VTotal和色深。有些屏标称1080P但像素时钟压得很低，单路也能跑；有些屏标称1280×800但时钟很高，单路反而吃力。

1.3 3路RGB转LVDS这类方案适合谁

热词里出现了“3路RGB接口转LVDS”，这其实是很多国产主控或FPGA方案的典型需求。主控只出RGB并口，屏幕只吃LVDS，中间就需要一颗转换芯片。常见做法是用RGB转LVDS发送器，把24bit RGB、行场同步、数据使能和时钟打包成LVDS差分对输出。

这类方案适合主控原生不支持LVDS、但又不愿意换主控的情况。优点是改动小、成本低、软件几乎不用动；缺点是多了颗芯片、多了功耗和布板面积，而且RGB并口本身线多，PCB上依然要处理大量并行走线。选转换芯片时要重点看：支持的最大像素时钟、输入RGB位宽、输出LVDS路数、是否内置PLL、供电和封装。像一些常见的RGB转LVDS芯片，内置PLL可以省掉外部时钟源，但PLL环路滤波参数必须按手册给的值来，不能随便改。

2. 原理图设计阶段的关键决策

2.1 主控侧接口类型判断与方案选型

动手画原理图之前，先确认主控侧到底出什么信号。如果是FPGA，通常可以直接用IO配合内部SerDes或软核实现LVDS发送，灵活性最高，但要注意Bank电压和差分对管脚位置。如果是专用主控，比如RK3566这类，很多本身就带LVDS控制器，那就直接引出即可，不需要外挂转换芯片。

判断逻辑可以按这个顺序走：主控是否原生支持LVDS输出；如果不支持，是否支持RGB并口；如果只有MIPI，那就要考虑MIPI转LVDS桥接方案。每多一级转换，就多一份功耗、延迟和调试复杂度。我在实际项目里优先选原生LVDS，其次RGB转LVDS，最后才考虑MIPI桥接。

选型时还要确认屏幕的LVDS是VESA还是JEIDA格式。这两种格式的数据映射顺序不同，接错了会出现颜色错乱或图像偏移。很多主控和转换芯片支持通过寄存器或引脚配置切换，原理图阶段就要把这个配置引脚预留出来，最好用0Ω电阻或跳线，方便后期调整。

2.2 LVDS差分对的端接与匹配电阻设计

LVDS接收端通常需要100Ω差分端接电阻。有些屏幕内部已经集成了，有些没有，必须外部加。原理图上要在每对差分线靠近接收端的位置放100Ω电阻，精度建议1%以内。如果屏幕规格书明确写了内部端接，就不要再外加，否则并联后阻抗偏低，信号摆幅会变小。

端接电阻的位置很讲究。放在接收端附近效果最好，因为可以吸收到达接收端的反射。如果放在发送端，虽然也能起到一定匹配作用，但对传输线中间反射的抑制效果差。我一般把端接电阻放在连接器靠屏幕那一侧，或者直接放在屏幕接口附近。

另外，LVDS的共模电压需要在一定范围内，接收端才能正确识别。如果主控和屏幕的共模电压不匹配，可能需要加共模偏置电路。不过大多数标准LVDS接口都能直接互连，只有在跨电平标准或长线传输时才需要特别处理。

2.3 电源、时钟与PLL外围电路

LVDS接口的供电通常有1.8V、2.5V、3.3V几种，具体看芯片和屏幕要求。原理图上要给每路电源加去耦电容，靠近芯片电源引脚放置。差分发送器的电源噪声会直接调制到输出信号上，所以电源滤波不能省。

如果转换芯片内置PLL，外围的环路滤波电路必须严格按手册设计。环路滤波电阻电容的值决定了PLL的带宽和稳定性，改大了可能锁定慢，改小了可能抖动大。我见过有人把手册推荐的电容换成相近但不同值的，结果屏幕偶尔闪屏，查了很久才发现是PLL抖动超标。

时钟方面，如果主控输出的像素时钟质量不好，建议在进入转换芯片前加一级缓冲或端接。时钟抖动会直接恶化LVDS眼图，尤其是高分辨率下更明显。

2.4 连接器选型与引脚定义

LVDS屏幕连接器常见的有JAE、Hirose、Molex等系列，针脚数从20pin到40pin不等。选连接器时重点看：针脚数是否够用、间距是否适合你的板子、是否有屏蔽壳、插拔寿命和供货情况。

引脚定义必须和屏幕规格书一一对应。我习惯在原理图里把每对差分线的P/N标注清楚，并且把连接器的屏蔽壳接到地。有些连接器还有几根地针，要均匀分布在差分对之间，起到隔离作用。

注意：连接器引脚定义不要凭经验猜，不同厂家甚至同厂家不同型号都可能不一样。一定要拿到对应型号的规格书，逐脚核对。

3. PCB布局布线的核心要点

3.1 差分对走线规则与阻抗控制

LVDS差分对的差分阻抗通常要求100Ω，这需要根据叠层和线宽线距来计算。以常见的四层板为例，如果差分线走在顶层，参考第二层地平面，线宽5mil、线距5mil左右，介质厚度约4mil，差分阻抗大概在100Ω附近。具体数值要用阻抗计算工具算，不能拍脑袋。

走线时几条铁律：差分对内部两根线尽量靠近，间距保持一致；差分对之间保持足够间距，一般建议大于3倍线宽，减少串扰；差分对尽量走直线，必须拐弯时用45度或圆弧，不要用90度直角；差分对不要跨分割地平面，否则回流路径断裂，阻抗突变。

等长方面，差分对内部P/N之间的长度差一般控制在5mil以内，高速下甚至要求更严。不同差分对之间的长度差可以放宽，但时钟对和数据对之间的偏斜要控制好，通常建议在几十mil以内，具体看像素时钟周期。

3.2 参考平面与回流路径处理

LVDS是差分信号，理论上对外辐射小，但前提是回流路径完整。差分对的回流主要靠两根线之间的耦合，但共模成分和参考平面仍然重要。如果差分对下方没有完整地平面，共模阻抗会升高，EMI和信号质量都会变差。

我一般要求LVDS差分对全程参考同一个地平面，中间不要换层。如果必须换层，要在换层过孔附近加地过孔，给回流提供低阻抗路径。换层时还要注意参考平面是否一致，从顶层换到底层，参考平面从第二层变成第三层，如果这两层都是地，问题不大；如果一个是地一个是电源，就要加缝合电容。

3.3 连接器与屏幕排线的布局策略

连接器尽量靠近主控或转换芯片放置，缩短差分线长度。连接器下方和周围要铺地，屏蔽壳要多点接地。如果连接器有金属外壳，建议在PCB上做一圈地焊盘，通过多个过孔连接到地平面。

屏幕排线本身也是传输线的一部分。如果排线较长，要选阻抗受控的排线，并且排线的差分对顺序要和PCB一致。有些排线是交叉的，接上去之前一定要确认线序。我吃过一次亏，排线厂家把P/N顺序做反了，结果屏幕能亮但颜色不对，查了半天才发现是排线问题。

3.4 EMI抑制与屏蔽措施

LVDS虽然辐射低，但在高分辨率和高时钟下，EMI依然要重视。常见措施包括：差分对包地、连接器加屏蔽罩、排线加磁环或导电布、电源加共模电感。包地时要注意包地线和差分对之间的间距，太近会增加寄生电容，太远起不到屏蔽作用，一般建议2到3倍线宽。

如果板子要过EMI认证，建议在Layout阶段就预留共模电感和滤波电容的位置，后期调试时可以灵活调整。不要等到测试不过再改板，那样周期和成本都受不了。

4. 实操过程与关键环节实现

4.1 从规格书到原理图的完整流程

拿到一块屏，第一步是通读规格书，重点抓这几项：分辨率、色深、像素时钟、LVDS路数、VESA还是JEIDA、连接器型号和引脚定义、供电要求、端接要求。把这些信息整理成一张表，贴在原理图旁边对照。

然后确定主控侧方案。如果主控原生LVDS，直接按引脚映射连接；如果需要转换芯片，先选芯片，再按芯片手册设计外围电路。转换芯片的输入RGB信号要和主控的RGB输出对应，注意位序和同步信号极性。

原理图绘制时，我习惯把LVDS部分单独画在一个Sheet里，方便检查和复用。每对差分线标注P/N和对应信号名，端接电阻、去耦电容、配置电阻都放齐。画完自己先按规格书逐脚核对一遍，再让同事交叉检查。

4.2 叠层设计与阻抗计算实例

假设做一个四层板，叠层从上到下是：顶层信号、第二层地、第三层电源、底层信号。LVDS差分对走在顶层，参考第二层地。介质材料用普通FR4，介电常数约4.3。目标差分阻抗100Ω。

用阻抗计算工具输入：线宽W、线距S、介质厚度H、铜厚T。经过迭代，假设W=5mil、S=5mil、H=4mil、T=1oz，算出来差分阻抗约102Ω，接近目标值。如果算出来偏差大，就调整线宽或线距，直到落在100Ω±10%以内。

计算完成后，把线宽线距要求写进Layout规则里，让Layout工程师按规则走线。同时要在PCB上留出阻抗测试 coupon，方便板厂调整和后期验证。

4.3 布局布线现场记录与检查清单

Layout阶段我会按这个顺序推进：先放连接器和转换芯片，确定大致区域；再布LVDS差分对，优先保证差分对短、直、参考平面完整；然后布电源和地，确保去耦电容靠近引脚；最后布其他信号，注意和差分对保持距离。

布完线后做一轮自检，清单如下：

这份清单我每次做LVDS板都会过一遍，能挡掉大部分低级问题。

4.4 调试与信号测试方法

板子回来先别急着上屏，先测电源和时钟。电源电压正常、纹波在范围内，再测像素时钟频率和幅值。然后接屏，看是否能点亮。如果不亮，先查背光和供电，再查LVDS信号。

有条件的话用示波器测差分信号的眼图，看摆幅、共模电压、抖动。没有差分探头的话，可以用两个单端探头分别测P和N，然后做数学运算，但精度有限。更专业的做法是用信号完整性仿真工具，在Layout阶段就做预仿真，提前发现阻抗不连续和串扰问题。

调试时常见现象和对策：

5. 常见问题与排查技巧实录

5.1 差分对线序接反导致颜色异常

这是最常见的坑之一。LVDS的P/N接反，或者数据对顺序接错，都会导致颜色异常。表现可能是整体偏色、某几个颜色通道丢失、或者图像错位。排查方法是拿规格书的引脚定义和PCB网络逐一核对，重点看差分对的P/N和数据对编号。

我建议在原理图里给每对差分线起明确的名字，比如LVDS0_D0P、LVDS0_D0N，不要用笼统的TX0+、TX0-。Layout时也按这个名字走线，减少混淆。

5.2 端接电阻位置不当引起信号反射

端接电阻放在发送端还是接收端，效果差别很大。放在接收端能吸收到达终端的信号，抑制反射；放在发送端虽然能匹配源端，但中间反射依然存在。如果屏幕内部没有端接，外部电阻一定要放在靠近屏幕连接器的位置。

还有一种情况是端接电阻值不对。100Ω是标准值，但有些屏幕要求90Ω或110Ω，要以规格书为准。电阻精度建议1%，普通5%的电阻在高速下可能引起阻抗偏差。

5.3 地平面分割引发的回流问题

有些板子为了隔离模拟地和数字地，把地平面分割了，结果LVDS差分对正好跨在分割缝上。这样回流路径被迫绕远，阻抗突变，信号质量急剧下降。正确的做法是LVDS下方保持完整地平面，如果确实需要分割，也要保证差分对不跨越分割区。

如果已经跨了，补救方法是在分割缝附近加缝合电容或0Ω电阻，给回流提供短路径。但最好的办法还是Layout阶段就避免。

5.4 时钟抖动与PLL环路滤波调试

PLL环路滤波参数不对会导致时钟抖动大，表现为屏幕闪烁或偶尔黑屏。调试时先确认环路滤波电阻电容和手册一致，然后用示波器测时钟抖动。如果抖动超标，可以尝试微调环路带宽，但要在手册允许范围内。

电源噪声也会耦合到PLL上，所以PLL的供电要单独滤波，必要时加LDO。我一般给PLL供电加一级RC滤波，效果比较明显。

5.5 排线与连接器接触不良的排查

排线接触不良是偶发问题的常见来源。表现是屏幕偶尔闪、偶尔黑，动一下排线就好。排查时先检查连接器是否插紧、卡扣是否到位，再检查排线金手指是否有氧化或脏污。如果排线过长或质量差，也会导致信号衰减。

选排线时尽量选阻抗受控、屏蔽良好的型号。如果成本允许，加磁环或导电布能明显改善EMI和接触稳定性。

6. 信号完整性仿真与进阶优化

6.1 什么时候需要做SI仿真

不是所有LVDS项目都需要做信号完整性仿真。如果像素时钟低于100MHz、走线短、叠层简单，按规则走线基本没问题。但如果像素时钟超过150MHz、走线较长、或者板子上有多个高速接口，建议做一次SI仿真，提前发现阻抗不连续、串扰和反射问题。

仿真工具可以用常见的SI软件，导入叠层和走线参数，设置激励源，看眼图和S参数。仿真结果能指导你调整线宽、间距、端接和过孔设计。

6.2 眼图与阻抗扫描的判读

眼图是判断信号质量最直观的工具。眼高越大、眼宽越宽、抖动越小，信号质量越好。LVDS的眼图一般要求眼高大于200mV，眼宽大于0.7个UI。如果眼图闭合，说明信号衰减或抖动太大，需要优化。

阻抗扫描看的是差分阻抗随频率的变化。理想情况下，差分阻抗在100Ω附近保持平坦。如果某段频率阻抗突变，说明有阻抗不连续点，可能是过孔、连接器或线宽变化引起的。

6.3 从仿真到实测的闭环验证

仿真只是预测，最终还要靠实测验证。板子回来后，用示波器或专用测试设备测实际眼图，和仿真结果对比。如果差异大，分析原因，可能是叠层参数不准、材料批次差异或焊接问题。把实测数据反馈到下一版设计中，形成闭环。

我一般会在第一版板子上留测试点和阻抗 coupon，方便实测。第二版根据实测结果优化，通常两版之内能收敛。

7. 我个人的几条实操心得

做LVDS接口这些年，踩过的坑基本都集中在几个地方：线序、端接、参考平面和电源。线序错是最冤的，明明设计没问题，就是接反了，所以核对规格书这一步绝对不能省。端接电阻位置和值要按规格书来，不要想当然。参考平面要完整，跨分割是高速信号的大忌。电源滤波要到位，尤其是PLL和差分发送器的供电。

还有一点，LVDS虽然成熟，但不同厂家的屏幕和芯片差异很大，没有一套参数能通吃。每次做新项目，我都会重新核对规格书，重新算阻抗，重新过检查清单。经验能帮你快速定位方向，但不能替代逐项确认。

最后分享一个小技巧：如果屏幕偶尔闪屏但查不出原因，可以先降低像素时钟试试。如果降频后正常，说明是时序或信号完整性问题；如果还闪，可能是电源或接触问题。这个方法能快速缩小排查范围，省不少时间。