1. 工业视频链路EMC问题，为什么让人头大？
说个真实的场景：你辛辛苦苦把一套工业视觉检测系统的视频链路调通，图像清晰、延迟也低，结果送去做EMC预测试，一上去辐射发射超标好几个dB，传导骚扰更是惨不忍睹。这时候客户催着要量产，研发盯着你说赶紧整改，你看着示波器上那一堆噪声，整个人都是懵的。
这个场景我相信搞过工业电子的人都不陌生。工业环境下的视频传输链路，向来是EMC重灾区。你想想看，一条视频链路里有什么：摄像头传感器出来的并行数据、控制信号、时钟线、电源线、地线、连接器、线缆。这些玩意儿凑在一起，就是一根根天然的发射天线和接收天线。尤其是现在工业相机动辄几百万像素、几十帧甚至上百帧，数据速率动不动就是几Gbps，信号沿越陡，频谱分量就越丰富，EMC就越难搞。
我自己接手过好几个这种项目，最典型的是一个做工业条码识读设备的朋友的项目。他们的相机模组跟主控板之间用柔性排线传并行RGB数据，一开始在项目内部测得好好的，结果一放到工业现场，电机一启动、变频器一开，画面直接出现雪花和横纹。后来拿到实验室做全套EMC摸底，辐射发射指标一塌糊涂，一共测了四五轮才勉强压线通过，产线那边等得骂娘。那种感觉，真的是"设计一时爽，认证火葬场"。
所以当TI的FlatLink这类串行器/解串器方案出现在工业视频链路里的时候，很多人第一反应是"哦，就是那种SerDes芯片组嘛"，但真正把它吃透、用对，让它帮你在EMC达标这件事上省下三五轮整改的人，并不多。这篇文章我想从原理到实操，把我用FlatLink做工业视频链路EMC达标量产的整套思路捋一遍。不管你是刚入行的硬件工程师，还是被EMC折磨得死去活来的老油条，应该都能从中找到点有用的东西。
2. FlatLink到底做了什么，才让EMC问题变小了？
2.1 并行传输的天生缺陷：串扰、共模噪声和辐射
要理解FlatLink为什么能帮上忙，得先搞清楚传统并行视频传输在EMC上到底烂在哪。你回忆一下，一个典型的并口RGB接口，假设是24位色深，加上像素时钟、行同步、场同步、数据使能，三十多根信号线嗖嗖地一起翻转。每一根线在翻转的时候都会产生di/dt，也就是电流变化率，这个变化率在导线和地平面之间激励出压降。因为不同信号线的时序不可能完全同步，翻转瞬间的电流叠加起来，在地网络上就形成了一堆毛刺噪声。
这还只是内部的问题。对外来说，这么多根信号线并排走，每一根都是一个潜在的辐射源。线缆长度一旦超过信号上升沿对应波长的二十分之一，那就是一根天线。你还得考虑线间串扰，相邻信号线之间的耦合电容和互感会把能量串到邻近线上去，导致彼此的信号质量恶化，进而让接收端误判电平，又产生额外的EMC问题。而且并口线缆里的信号是单端传输，共模回路其实是依赖地线的，地线上稍微有点不干净，所有信号线一起被调制，整根线缆向外辐射噪声。
说白了，并行传输的EMC问题，首先是因为它"先天话多"，线多、同时翻转，地弹和串扰是家常便饭；其次是因为它是单端信号，抗干扰和抑制辐射的能力都有限。你在实验室里看到的那些超标频点，很多都跟并口的像素时钟及其谐波有关。时钟频率本身不高？不要紧，高次谐波照样在几百兆甚至上GHz的地方捅娄子。
2.2 串行化的核心逻辑：信号整合与差分传输
FlatLink做的事情，本质上就是"把一桌麻将整合成一条流水线"。它把并行的视频数据、控制信号和时钟，在发送端（串行器）打包成一路高速串行数据流，通过一对差分线传出去，然后在接收端（解串器）再恢复成并行信号给后端的ISP或显示控制器。
这事儿妙在哪？首先，线缆数量从几十根骤减到一两对差分线。一根差分对就是一个传输通道，你再也不用铺开一大把排线去跟机箱结构件抢空间了。通道少了，辐射源的数量自然就少了，这是最直接的减负。
更重要的是，差分信号对EMC有天然优势。正负两根线传输互为反相的信号，每个信号在两根线上的电流幅度相同、方向相反。从外部来看，它们产生的电磁场在远场区域是相互抵消的，所以差分线自身对外辐射的能力比单端线小得多。反过来也一样，外界的共模干扰同时作用在两根线上，在接收端相减的时候就被抵消掉了，抗干扰能力也上去了。
你可能会问：那差分信号就绝对干净吗？不是的。差分信号也会因为线缆结构不对称、两端阻抗不平衡而导致原本反相的差模信号部分转换成共模信号，一旦共模电流流到线缆屏蔽层或者外部导体上，照样会产生辐射。所以FlatLink只是把问题从"高频并行信号一大堆"变成了"一对高速差分信号需要精心伺候"，问题的难度系数降低了，但不是消失了。
2.3 FlatLink家族在工业场景下的选型思路
要说FlatLink的工业应用，你不能只知道它是个SerDes。TI在这个市场细分下有好多型号，每家的速率、通道数、I/O类型、特性都是不一样的。我在实际项目里选型的时候，一般就抓三个维度：分辨率与帧率、传输距离、接口风格。
分辨率这块，从720P到1080P再到4K，对应需要的串行链路速率完全不同。1080P@60Hz，RGB888，24位数据，像素时钟大约148.5MHz，并行数据总速率大约3.56Gbps。用FlatLink方案，一般是把它分成4路或者8路高速串行通道，每路速率在几百Mbps到上Gbps不等。选型的时候得先把像素时钟算清楚，再看看对应芯片组能不能扛得住。
传输距离这个维度，主要影响线缆类型和驱动能力的选择。如果是板级短距离，比如摄像头模组到主控之间用FPC或者短同轴线，那选哪家都差不多；如果是机箱到机箱，走个十几二十米的同轴线或者双绞线，就得看芯片的均衡能力了，有些型号内置自适应均衡器，长线下的信号完整性会好很多。
接口风格这个反而经常被忽略。有些场景，比如现有的主控SoC本身就带MIPI CSI-2或者LVDS接口，那就没必要在FPGA里再搭一套桥接逻辑，选对应接口的FlatLink芯片能省无数开发时间。还有一种场景是纯数字并行RGB接口的老式SoC，那就得选并行I/O兼容的型号，把SoC出来的RGB信号直接送进串行器。
我自己的习惯是把所有候选型号的HSD/LVDS电平要求、功耗、封装尺寸列个表，再结合layout空间筛选。别看FlatLink只是一颗芯片，它在PCB上占的面积、散热、电源去耦要求都会影响整体布局。这个我们后面实操环节再细说。
3. 用FlatLink之前，先得把EMC底线设计想明白
3.1 结构、屏蔽、接地的"三板斧"先到位
很多工程师会有个误区，觉得用了FlatLink之后EMC就万事大吉了。我见得多了，有些人把串行器解串器往板子上一贴，剩下的事情全不管，结果测试照样挂。为什么？因为FlatLink解决的是信号传输方式的问题，它降低了系统的辐射底噪，但你的系统还有别的噪声源：电源、时钟、马达驱动、接口电路。
所以我在项目启动的时候就反复跟团队讲：FlatLink是"让信号走得更安静"，但不是"让你的整机变得安静"。整机的EMC设计，结构屏蔽和接地这些基本功一点都不能少。金属机箱的搭接电阻要够小，面板开孔别开成朝外的缝隙天线，电源地、信号地、机壳地之间的连接方式要仔细斟酌。这些做扎实了，FlatLink才有用武之地。
比如那个条码识读设备的案例，我们一开始的结构件用的是铝合金外壳，上下盖之间靠螺钉固定，但接触面上有阳极氧化层，这玩意儿是不导电的，上下盖之间高频地阻抗很高，结果整机辐射一直压不下去。后来把接触面的氧化层局部铣掉，露出铝基材，再用导电泡棉压实，上下盖之间的地连续性一下子就上来了，辐射底噪降了好几个dB。你瞧瞧，这跟FlatLink没有半点关系，但EMC不达标，FlatLink再厉害也救不了整机。
3.2 电源系统设计：FlatLink的"食量"和脾气
高速串行芯片对电源的敏感程度，比普通接口芯片高很多。FlatLink发送端的PLL和串行驱动电路，需要非常干净的电源轨。如果电源纹波大，PLL的抖动就会变大，串行信号的眼图就张开得不好，误码率上来之后，接收端恢复出来的图像就可能闪烁。更麻烦的是，电源上的噪声会通过芯片内部的寄生路径耦合到输出缓冲上，直接调制到串行信号里，形成共模噪声源。
我给FlatLink供电的时候，一般会在芯片的电源输入端做一个π型滤波，或者至少一个磁珠加两个等级的电容。磁珠选型要看它的阻抗曲线，对你要抑制的噪声频段有足够阻抗，比如100MHz时至少100欧姆以上。电容也要注意频率特性，小容值的MLCC在几百MHz以上的谐振点外，感抗上来了就没啥滤波效果了，所以得大小搭配，形成一个比较宽的滤波范围。这里有个重点：每个电源引脚附近的电容要尽可能靠近引脚放置，过孔要直连到主地平面，不然电容的寄生电感会把滤波效果吃掉一大截。
另外，FlatLink这种芯片的功耗虽然不至于让人头疼，但如果你用了多通道并行数据输入，翻转率又高，芯片内部的开关电流还是不小的。散热焊盘的地过孔数量要足够，不仅是为了散热，也是为了给高速信号提供一个紧致的回流路径，让电流回路面积最小化。这个做法对板材EMC的改善是非常直接的，我见过很多板子就是因为地过孔少了，导致信号回路绕了大圈，平白多了辐射。
3.3 线缆和连接器：你选的是"天线"还是"传输线"？
FlatLink的差分信号从PCB走到连接器，再走线缆，每一个不连续点都是模式的转换点。连接器选不好，或者线缆屏蔽层搭接不好，整条链路就会变成"发射天线集合体"。
我的经验是，连接器首选那种带屏蔽壳的工业级连接器，屏蔽壳要跟机箱地低阻抗搭接。别用那种塑料壳的廉价连接器，省下的钱不够你多测一轮EMC的。线缆方面，尽量选屏蔽双绞线或者同轴线，屏蔽层的编织密度要高一些，覆盖率至少90%以上。屏蔽层在两端都要接地，但如果存在地环路风险的话，一端通过小电容接地做交流接地也是个折中的办法。这里具体怎么取舍，要看系统的地结构是单点接地还是多点接地。工业设备很多是金属机箱多点接地的，那就老老实实两端都接，让屏蔽层成为法拉第笼的一部分。
线缆长度也是一个变量。有的人为了布线方便喜欢留很长的线缆余量，但在高速串行信号上，线长就意味着损耗和潜在的共模辐射机会。能用多短就多短，别觉得"反正就多几十公分没事"，在EMC测试的探头面前，这几十公分也许就是一个超标频点。
4. 实操全景：从原理图到量产的一整套关键动作
4.1 先把链路预算算清楚，再动手画原理图
很多人拿到FlatLink评估板觉得性能不错，就直接照搬原理图了。但你得知道，评估板的工作环境跟你的量产产品完全不一样，而EMC和信号完整性表现，跟具体的走线长度、层叠结构、线缆类型是强相关的。我习惯先算链路预算。
什么是链路预算？简单说，就是从串行器输出到解串器输入，整个通道的总损耗要在芯片能容忍的范围之内。通道损耗包括PCB走线损耗、连接器损耗、线缆损耗、接收端均衡可以补偿的量。比如某颗FlatLink型号的接收端灵敏度是-6dB，你的PCB走线在目标频率下损耗1dB，连接器损耗1.5dB，线缆损耗3dB，加起来就快到头了。这时候你得知道线缆还能不能加长，或者要不要选高增益的均衡配置。
具体的算法，可以先用TI的线上工具或者规格书里的眼图模板做粗略估计，再用S参数仿真确认。对于1080P级别的链路，走线控制在几十厘米以内，常见的FR4板材问题都不大。如果你做的是4K或者更高帧率的应用，我建议别图省事，老老实实把每一段链路的损耗拆开算一遍。反正我在这个环节栽过跟头，后来养成了先算损耗再动笔的习惯，省了后面一堆调试痛苦。
4.2 原理图设计的三个细节：终端匹配、共模扼流圈、控制引脚
原理图上，FlatLink的串行输出通常要求外接100欧姆差分终端电阻，这个电阻的位置和精度会影响回波损耗。我一般用1%精度、低寄生电容的0402封装电阻，放置在靠近芯片输出引脚的地方。有些型号内部已经有终端电阻了，但大部分还是需要外置的，上电之前拿万用表量一下差分对之间的阻值，能发现不少装配错误。
共模扼流圈是另一个常被忽略但极其有效的器件。在差分线上串一个共模扼流圈，可以对共模噪声呈现很高的阻抗，而对差模信号几乎没影响。这就相当于给FlatLink的输出端装了一道"只拦坏人不拦好人"的关卡。选型的时候，要注意共模扼流圈的差模插入损耗不能太大，不然眼图会损失太多。我一般在1080P的应用里，选差分阻抗100欧姆、共模阻抗几百到一千欧姆左右的型号，具体数值还要和芯片的输出特性和线缆长度配合起来调。
控制引脚这边，FlatLink的PLL锁定指示、同步信号、休眠控制这些引脚，别忘了加上拉或者下拉电阻，别让它们在启动瞬间处于不确定状态。还有，解串器的输出信号如果是接到FPGA的Bank，要考虑Bank的电平标准匹配。这些看起来不起眼，但对系统的稳定性影响很大，尤其是那种上电时序比较复杂的系统，控制引脚状态若是不对，轻则link training失败，重则芯片进入测试模式，完全是灾难。
4.3 PCB Layout：FlatLink的走线和过孔，真不能随缘
Layout这块是所有硬件工程师又爱又恨的环节。FlatLink的高速差分走线，在PCB上的要求其实可以浓缩成几个词：阻抗连续、回流路径短、避免跨分割、远离干扰源。
层叠结构我建议至少四层板，完整的地平面和电源平面是FlatLink差分信号发挥性能的基石。差分对的线宽线距要按目标阻抗算好，常见的100欧姆差分阻抗，在1.6mm板厚、FR4材质下，大约是5mil线宽加5mil线距（视具体层叠不同会有差异），这个务必用阻抗计算工具确认，有条件的直接让板厂提供阻抗控制报告。差分对内等长是必须的，一般控制在5mil以内，等长蛇形线的走法也有讲究，别走成直角，45度或者圆弧过渡，尽量减少线段间的耦合电容失配。
回流路径这个东西，初学的朋友容易忽略。差分信号的每根线都需要一个紧贴的地平面做回流参考。如果走线跨过了一个被切断的地平面槽，回流电流就得绕远道，形成一个大的电流环路，这个环路就是一个天线。所以我画板子的时候，宁可多绕一点走线，也要保证高速信号全程在一个完整的地平面上走。如果实在要换层，就成对打过孔，并且在过孔附近加一个地过孔，帮助回流电流换层。
还有一点是隔离。FlatLink的差分对之间要保持足够的间距，最好满足3W规则，甚至更大。差分线和时钟线、电源开关节点之间也要拉开距离，别并排走太长的距离，否则耦合过来的噪声会破坏信号质量。电源平面和地平面的分割也要注意，别让FlatLink的供电跨在两个不同的电压平面上，不然电源噪声会从缝隙里漏进去。
4.4 上电调试与信号完整性验证：别急着接屏，先看眼图
板子回来了，第一件事不是接屏幕看画面。我建议先用示波器验证FlatLink串行输出的信号完整性和链路锁定状态。
如果你有高速示波器，比如带宽至少是串行信号速率3倍以上，就直接去测差分对上的眼图。眼图的张开度、抖动、过冲这些参数，能告诉你当前链路的裕量有多大。眼图闭合得厉害，但解串器还能锁定，说明勉强能用，但量产的一致性风险很高。因为你不知道下一批板子的PCB损耗、线缆长度、芯片批次会不会有细微变化，到时候说不定就直接黑屏了。所以我在这个阶段都会故意把线缆加长、或者接入不同的连接器，看眼图还能不能撑住，这种压力测试比什么仿真都实在。
如果你没有高速示波器，至少把PLL锁定指示信号、同步信号用普通示波器拉出来看。锁定了没、有没有周期性失锁、数据同步是否稳定，这些基本状态能帮你快速排除大部分问题。TI的寄存器调试工具也很有用，能读出链路的信号质量寄存器，例如自适应均衡器的增益档位，这些信息能直接反映当前的信号余量。量产之前，把这些寄存器的值打成log存起来，到了产线上如果出现不良品，对比log就能快速定位是链路衰减问题还是芯片本身的问题。
4.5 实验室摸底与EMC整改的实战心得
产品板卡调通了，接下来就是EMC实验室摸底。我在这个环节的建议是，别等整机全部装完再进实验室，先用单板做预测试。单板测试时，把FlatLink链路跑起来，播放固定测试图样，比如彩条或者棋盘格，让数据翻转率达到最恶劣状态。然后分别测辐射发射、传导发射、ESD这几项，看看基线在哪里。
摸底测试出来的数据，要有针对性地记录分析。通常辐射超标的频点，你去看对应的信号是什么，如果落在FlatLink的差分信号速率及其谐波附近，那大概率是差分线或者线缆的共模转换问题。这时候先查共模扼流圈选型对不对，再查线缆屏蔽层的接地情况，有些时候只是把线缆从靠近电源线的位置挪开，超标频点就降下去了。
传导发射超标的话，更多是电源端口的问题。但要注意，FlatLink的高速信号通过线缆传导到电源端口的情况也时有发生，尤其是线缆较长、屏蔽层接地不当的时候。可以考虑在电源输入端增加共模电感、π型滤波，同时检查FlatLink电源脚的磁珠有没有装对型号。我记得有一个项目，试了很多办法传导发射就是压不下去，最后发现是FlatLink的电源磁珠阻抗不够，换了一颗阻抗更高的磁珠之后，那个频点的噪声瞬间就降了10dB以上。就是这么玄但也这么有效。
ESD这块，FlatLink的输入输出引脚如果直通连接器，也就是金属壳体的I/O口，那就要做好防护考虑。有些连接器引脚本身是多功能的，比如有些FlatLink的配置引脚是可以复用为I/O的，别因为图方便把它们引到外面去，否则ESD一打就死给你看。通用建议是连接器到FlatLink之间加TVS管，选择结电容尽量低的型号，别影响信号质量。
4.6 量产阶段：怎么防止"实验室达标，产线翻车"
EMC测试通过了，量产就万事大吉了吗？并不是。实验室验证用的是一套精心组装的样机，产线上装的却是成千上万的量产件，每一个环节的工艺波动都可能让EMC表现回到不合格。
所以我强烈建议在量产BOM和装配工艺里加入关键项控制。比如线缆组件的屏蔽层接地方式，产线工人是不是每次都能按要求剥线、压接、套热缩管？PCB上差分对的阻抗，板厂批量生产的层压厚度和蚀刻线宽波动有没有被监控？这些看着都是细节，但每一样都可能让EMC余量从6dB变成-3dB。
另外，生产测试阶段要加一道链路质量测试的工序。在功能测试的时候，让FlatLink输出固定的测试图形，系统读取解串器的信号质量寄存器，比如均衡器增益值或者CRC错误计数，超过阈值就判为不良。这一道工序能拦截掉很大一部分因为线缆组件不良、连接器虚焊、PCB阻抗偏差导致的问题。虽然增加了测试时间和成本，但总比让不良品流到客户现场，然后被退货强得多。
还有一种常见的量产翻车场景是物料变更。某天采购说某款线缆停产了，要换替代料。这时候千万别只看插脚兼容就同意，线缆的特性阻抗、屏蔽编织密度、介电常数，任何一项变了都可能影响链路的信号完整性。换料之前先用替换料做一轮眼图和EMC测试对比，再决定是否可以切换，这是我在无数次教训之后总结出来的血泪经验。
5. 常见问题与排查技巧实录
5.1 FlatLink链路无法锁定的排查顺序
如果上电之后解串器的PLL锁定信号始终拉不起来，先别急着怀疑芯片坏了。按这个顺序排查，大概率能少走弯路：
- 查电源：用示波器看FlatLink每个电源引脚的电压和纹波，纹波太大或者上电瞬间有跌落，PLL就可能锁不上。这种问题最常见。
- 查参考时钟：如果发送端需要外部参考时钟，看看时钟频率对不对，抖动大不大。时钟抖了，串行数据的抖动也大，接收端的CDR就得一直跟踪，锁定裕量不足就锁不上。
- 查控制引脚：复位引脚是不是被拉低了，使能引脚是不是没接对，有没有悬空。很多不良品就是这些引脚装配时虚焊了。
- 查差分对状态：用示波器看差分对上有没有信号，幅度够不够，是不是被后级电路短接了。
- 查解串器配置：有些解串器需要I2C配置才能进入正常模式，如果配置没写完，PLL可能永远在等待状态。
我碰到过最离奇的一个案例，板子上的FlatLink怎么都锁不上，最后发现是参考时钟的走线被人为接反了，把时钟信号的地接到了信号线上。你想想，这要是没有耐心按流程排查，估计早就把芯片吹下来换掉了，结果换上新的还是锁不上。
5.2 图像有噪点或闪屏，但EMC测试已经通过了？
这种情况多半是链路余量不足。EMC测试通过只代表你没有让系统变成一个强发射源，但不代表接收端收到的信号质量就一定好。噪点一般是随机误码导致的，闪屏可能是周期性误码或者同步信号被干扰。
排查方法还是看眼图。在长时间运行下抓差分信号的眼图，看看眼图是不是偶尔会闭合一下。如果是，就到现场排查有没有间歇性的干扰源，比如附近有没有大功率设备开启、机械结构上有没有接地不良的地方。用频谱仪配合近场探头，沿着FlatLink的走线和线缆扫一遍，能找到耦合进来的干扰频点。
还有一个容易忽略的点：视频源的时序。如果上游SoC输出的像素时钟和FlatLink的串行时钟不是同源的，两边的频率偏差会导致FIFO溢出或者下溢，表现出来就是周期性噪点或者闪屏。这种问题在EMC实验室里根本测不出来，因为跟EMC无关，但比EMC问题更影响客户体验。解决方法一般是让上游SoC的时序严格锁定在FlatLink的参考时钟上，或者用一个双缓冲FIFO吸收频率差。
5.3 整改后辐射反而更差了，是什么情况？
我刚带项目的时候也干过这事：为了压某个频点的辐射，加了共模扼流圈，结果那个频点低了，可旁边又冒出新频点，甚至整体都高了。那时候我才意识到，EMC整改不是"加个器件就完事"的事，而是"阻抗、回路、模式转换"三者动态平衡的系统工程。
加共模扼流圈确实能挡住共模电流，但如果这个电流本来是被线缆屏蔽层正确导走的，加了扼流圈反而可能让共模电流被迫寻找其他路径，比如流向PCB的地线或电源线，然后从别的端口辐射出去。所以每次改动都要再看一轮整体测试，不能只看目标频点。我现在的习惯是，每次整改只改一个变量，改完先看这个频点，再看前后的一整个频段，确认没有引入额外的问题再动下一个点。
还有就是别迷信"屏蔽越多越好"。有时你给线缆多包了一层屏蔽网，但两端的搭接长度太长，形成了一个大的环流天线，反而更糟。屏蔽层和连接器外壳的搭接，要尽量做到360度环绕搭接，而不是一根猪尾巴线接到地。单点连接那种做法在低频还行，到了几十上百兆的辐射频段，一截悬空的猪尾巴就是一根发射振子。
5.4 问得最多的几个基础问题速查
- FlatLink和FPD-Link有什么区别？通俗讲，FPD-Link是TI针对汽车和显示器开发的串行链路技术族，FlatLink可以看作是其中的一个重要分支或者同类技术平台在不同领域的应用。实际选型直接按应用场景查型号即可，不用在命名上纠结。
- 串行器是不是一定要和解串器搭配使用？是的，链路两端必须配套。不同型号之间即使速率兼容，有时也会因为协议格式差异导致无法互操作，除非规格书明确注明跨型号兼容，否则不建议混搭。
- 可以用FPGA直接输出串行差分信号给FlatLink解串器吗？不一定。FlatLink解串器接收的通常是特定协议格式的串行流，不是普通的LVDS或CML信号。正确的做法是，如果你想让FPGA当发送端，那发送端得用FlatLink的串行器芯片，把FPGA的并行数据转成FlatLink协议格式。FPGA里即使有高速收发器，也不能直接适配FlatLink的私有协议。
- EMC测试报告上的限值是什么意思？引用的是对应标准的限值Class A或者Class B。工业设备一般按Class A限值来考核，也就是允许比Class B高一点的辐射水平。但这不意味着"Class A就行、Class B无所谓"，很多客户或者行业准入会直接要求满足Class B，所以设计目标最好定在Class B以下留出余量。
最后分享一点个人的实际体会
做了这么多年视频链路相关的硬件设计，我最大的感受是：像FlatLink这样的专用串行链路芯片，本质上是把高速信号完整性问题从"千头万绪"收敛成"一条高速通道"，这是极大的简化。但简化不意味着你可以放松对EMC的基本功要求。恰恰相反，正因为链路速率提升了，你对PCB布局、线缆屏蔽、电源滤波、接地设计的把控能力，会比以往更直接地决定产品能不能顺利量产。
另一个体会是，EMC达标这件事，永远不要在最后阶段才想起来。项目一开始就把测试预算、结构设计、线缆选型、PCB层叠这些规划好，后面就会顺很多。等到EMC测试失败了再回来整改，改一处牵扯全身，成本是几何级数上涨的。很多团队觉得"先快速做出来，EMC后面再说"，结果后面根本来不及，项目一拖再拖，反而更慢。
如果你现在正在做一个带摄像头或者视频显示的工业产品，我真心建议你去把TI官网关于FlatLink和FPD-Link的几篇应用手册读一读，特别是那些关于PCB布局布线和电源设计的章节。另外，TI的在线工具和参考设计也很值得研究，很多细节他们都已经帮你踩过坑了。把这些资料吃透，再结合这里说的排查思路和实操心得，你的项目应该能少走不少弯路。
对了，还有个小技巧：量产前不妨把整条FlatLink链路的信号质量寄存器、参考时钟频率、电源电压这些参数固化一份出厂标定表，随产品一起存档。以后客户那边出了任何问题，远程让他们读一下寄存器数据，排查起来效率会翻好几倍。这招在多个项目里帮我快速定位了不少客户现场的问题，算是一个很实用的小经验。
