芯片测试DC与AC模式怎么选？从静态参数到时序参数一次讲透

在芯片测试岗位上待久了，你会发现一个很有意思的现象：同样一颗芯片，DC测试项全Pass，加电、测电流、量输出电压，数据漂亮得可以写进PPT，但一上客户板子就随机死机、通信错码，拿回来复测，DC还是全Pass。最后把AC测试项完整跑起来才发现，传播延迟超了规格，数据在时钟沿附近恰好落在建立时间的临界区。这种“测了没事、上板就挂”的案例，几乎每个测试工程师都亲眼见过，根子往往不在芯片本身，而在测试方案里DC与AC模式的选择和配比上。

芯片测试中的DC模式，说白了是用直流激励去测量芯片的静态电气参数；AC模式则是在动态信号下考核芯片的时序、频率和信号完整性。很多人误以为DC测试能覆盖一切“电学指标”，结果到了项目后期才被高频失效打脸。这篇我打算把DC和AC两种模式分别能测什么、为什么测不全会漏掉故障、以及怎么根据芯片类型和应用场景选出最合适的测试方案，一次性讲透。内容主要面向芯片测试工程师、封测厂的测试程序开发人员、IC设计验证工程师，以及准备入行半导体测试的朋友，不需要你有多深的ATE经验，但看完之后你应该能自己列出测试矩阵。

1. 芯片测试为什么要分DC和AC：本质上是两类故障，两条路线

1.1 静态电气参数与动态时序参数，根本上是两种东西

DC测试测量的是芯片在稳定状态下表现出的直流特性，比如引脚开短路、输出高/低电平、输入漏电流、静态功耗。这类参数反映的是芯片“在某个固定状态下能不能满足电气规范”，它不需要芯片内部逻辑频繁翻转，也不需要跑复杂的测试向量，很多项甚至只需要加个直流偏置就能读出来。

AC测试就不一样了。它把芯片放在真实的动态工作条件下，施加时钟、数据、控制信号，然后观察输出信号相对输入信号的延迟、建立保持时间是否满足要求，最高能跑多快，边沿够不够陡。一句话概括：DC测的是“电平”，AC测的是“时间”。

为什么必须区分开？因为芯片失效本身就分为两大类。一类是物理性破坏或者工艺异常，比如金属线桥接、氧化层针孔、封装开路，这类问题在直流电平上就会有明显表现，漏电变大、输出电压偏低、引脚直接短路，DC模式一测一个准。另一类是设计余量不足或工艺偏差导致时序恶化，比如某条路径传播延迟偏大，但逻辑功能完全正常，直流参数也完全正常，只有跑到高频或特定数据模式时才会出错。这类问题不施加动态激励根本发现不了。

我经常用一个比喻：DC测试相当于检查一个人的静息心率、血压、血常规，AC测试相当于让这个人上跑步机跑十分钟再看心肺代偿能力。很多疾病在静息状态下查不出来，一运动就露馅。芯片的“隐性疾病”大多藏在AC参数里。

1.2 在ATE上，DC与AC是两套完全不同的工作方式

从自动测试设备（ATE）的实现角度看，DC和AC模式的区别也非常大。

DC测试通常依赖测试机的参数测量单元（PMU），它可以精确加压测流、加流测压。测试程序只需要配置通道类型、电压/电流大小、钳位值，然后给DUT加电、读取测量值、和规格上下限比较，就完成了。整个过程不需要太复杂的时序设计，程序调试相对简单。

AC测试则依赖测试机的Pattern发生器（Algorithmic Pattern Generator，APG）和时序系统。你首先要设计一套完整的测试向量，把芯片置于目标工作模式，然后配置时钟周期（Period）、每个信号的上升沿/下降沿位置（Edge）、输出窗口比较时刻（Window），再让测试机在指定时刻对输出信号进行采样。程序复杂度提升一个数量级不说，对测试板的走线长度、通道间skew、探针接触阻抗都更敏感。

这也是为什么很多公司在做测试方案评审时，会特别关注AC测试项的占比。DC项多，说明方案成本低、好落地；AC项多，说明覆盖率高，但机台占用时间长。后面怎么权衡，最终还是要落到具体芯片的需求上。

2. DC测试模式：静态参数里藏着的硬伤，才不是简单的“通断检查”

2.1 Open/Short测试：最基础，却最考验设置细节

接触测试是芯片测试的第一道关卡，几乎所有芯片的测试程序里都有，而且它是典型的DC测试项。做法是给每个引脚灌入一个恒定的直流电流，然后测量该引脚的电压，通过电压值判断引脚与测试通道之间是否接触良好、封装内部是否存在开路或短路。

具体原理并不复杂：芯片引脚上通常都有ESD保护二极管，测试机向引脚灌正向电流时，电流会流过保护二极管形成压降。硅二极管的导通压降大约在0.6V到0.8V，如果你的测试电流达到1mA左右，测到0.5V到1V之间的电压，基本可以判断接触正常。如果引脚开路，电压会被拉高到测试机设置的钳位电压附近，比如5V甚至更高；如果引脚对地短路，电压会接近0V；如果引脚对电源短路，电压则会接近电源电压。

这里有一个很值得注意的设置细节：灌入电流的大小不能拍脑袋定。电流太小，比如几十微安，接触电阻的影响会被放大，本来就接触不良的引脚可能测得忽好忽坏；电流太大，比如几十毫安，有可能把低压工艺芯片的ESD保护二极管直接打坏。我之前做过一颗1.8V I/O的MCU，误把测试电流设成5mA，结果保护二极管出现漏电增大，良率掉了好几个点，后来查参数变化趋势才发现是接触测试环节造成的损伤。常规做法是先看芯片I/O结构，再结合测试机PMU的量程，优先选择0.5mA到2mA，同时加上合理的电压钳位。

另外，Open/Short测试有单向和双向两个版本。单向测试只判断对GND的连续性，双向测试则会并行测到VDD的连续性，能更早发现电源网络绑定错误等问题。对于引脚很多的大规模SoC，双向法的故障定位能力更强，代价是多占了一倍测试时间，怎么取舍看你的良率压力和测试成本。

2.2 常见DC参数与其对应的物理失效机理

芯片DC测试的常见项目并不算多，但每一项背后都能对应到具体的物理失效模式。懂这个对应关系，你看到DC测试数据时才能判断芯片到底是“哪里坏了”，而不是只会判Pass或Fail。

以输入漏电为例。正常工艺下，一个CMOS输入引脚的漏电通常在纳安到微安级别。如果某个批次的芯片IIH普遍偏大，排除测试板污染之后，大概率是栅氧化层质量出了问题，或者晶圆制造过程中引入了颗粒污染物。DC测试的漏电流数据往往还带有趋势性，可以作为工艺线稳定性的监控指标。

还有一类很典型的场景：电压监控类芯片，比如复位IC、电源监测芯片，它们的DC参数通常包括阈值电压、迟滞量、输出驱动能力。这类芯片本身功能简单，AC测试项不多，DC参数基本就是全部质量关口，测准测严就显得格外重要。

2.3 DC模式抓不到的盲区

DC模式虽然能力强，但有一类问题它天然看不见：时域问题。比如，数据总线在静态DC状态下，每个bit的电平都符合规格，高电平是高电平，低电平是低电平。可一旦总线发生状态翻转，由于各bit路径的延迟不一致，总线上会出现一段极短的中间态，接收端如果正好在这个时刻采样，就会采到错误数据。

这种问题在高速接口、同步电路、存储阵列中尤其常见。逻辑功能测试在低速状态下也能Pass，因为低速状态下建立余量充足，中间态早已消失；但跑高频或极端电压温度条件时，时序裕量被压缩，问题就暴露出来了。而这恰恰是AC测试的领地。

还有一个更隐蔽的盲区：功耗与温度的耦合。某颗芯片的DC静态功耗在常温下正常，但在高温下漏电呈指数级上升，最终导致热失控。单看常温DC数据，你很可能会误判。所以车规芯片通常强制要求高低温下的DC参数测试，并且把AC功能测试和温度循环绑定在一起。

3. AC测试模式：把时序当“心电图”来量，软故障无处可藏

3.1 AC测试具体在测什么

AC测试在半导体测试中通常指动态交流参数测试，包括两大类：一类是时序参数，另一类是信号质量参数。时序参数不需要额外解释，就是规格书上那些tPD、tSU、tH、tR、tF之类的项目；信号质量参数则包括输出边沿的单调性、抖动、眼图等，多用于高速SerDes、DDR接口、射频前端等芯片。

常见的AC测试项有这些：

• 传播延迟（tPD）：输入信号越过阈值的时刻到输出信号越过阈值的时刻之间的延迟，反映组合逻辑路径的快慢。
• 建立时间（tSU）：数据信号相对时钟有效沿必须提前稳定的最小时间。
• 保持时间（tH）：数据信号在时钟有效沿之后必须维持稳定的最小时间。
• 输出上升/下降时间（tR/tF）：输出信号从10%电平到90%电平（或20%到80%）所需时间，反映驱动能力和负载电容。
• 时钟最高频率（Fmax）：芯片在特定测试向量下能正常工作的最大频率。
• 输出使能/禁用延迟（tZH/tZL/tHZ/tLZ）：三态输出在使能信号作用下进入高阻或退出高阻的时间。

这些参数单独看都很好理解，但组合在一起，就构成了芯片能否在目标系统中稳定工作的“时间预算”。系统设计者在做时序分析时，会把每颗器件的传播延迟、建立保持时间纳入整条数据通路的裕量计算。如果你测试时不覆盖这些AC参数，而芯片恰恰在时序上偏慢，到用户系统里就会出现“这颗芯片单测没问题，但插到板子上就概率性不工作”的局面。

3.2 AC参数的物理来源与ATE实现逻辑

先讲物理来源。传播延迟由逻辑门级数和互连线的RC延迟共同决定，门数越多、线越长，延迟越大；同时受工艺角、电压、温度影响明显。低电压下管子驱动能力下降，延迟变大；高温下载流子迁移率下降，延迟同样变大。所以在做AC测试时，测试条件是必须严格定义的，不同电压温度下的Fmax差异可能达到20%到30%。

建立时间和保持时间则来源于寄存器内部的锁存窗口。数据信号必须在时钟沿之前提前足够长的时间到达寄存器的数据端，让内部传输门和反相器完成状态准备；时钟沿之后也要维持足够长的时间，让数据可靠地被锁存。如果数据到达时刻离时钟沿太近，寄存器就可能进入亚稳态，输出出现无法预测的逻辑值。

从ATE实现角度看，AC测试靠的是测试机精确定义“什么时候给输入信号”、“什么时候采样输出信号”。这里有个核心概念叫Time Set，里面定义了每个周期内各个信号的沿位置和采样窗口。比如你要测试建立时间，可以让时钟沿固定，把数据沿逐步往时钟沿方向移，直到测试失败，那么最后一次通过的位置就是能容忍的最小建立时间窗口。

AC测试程序调试时有个常见误区：有人直接拿设计仿真的时序来配置Time Set，结果上机一跑全是Fail。原因是测试机通道和探针/插座本身有延迟，测试板走线也有延迟，仿真时序没有包含这些测试链路延迟。正确做法是先跑一个已知良好的Golden样品，用校准程序测量实际到达DUT引脚的波形，再决定Time Set补偿量。这一点我在第5节还会详细展开。

3.3 AC测试对硬件资源的要求为什么更高

AC测试对测试设备的要求比DC高一个档次。首先是数字通道板卡需要具备可编程的沿位置和高速pattern能力，否则无法产生纳秒级的时序激励；其次是通道间的skew必须控制得很小，否则测试结果会被测试机本身的偏差污染；再就是测试板设计时对走线长度匹配的要求更苛刻，同一组数据信号、时钟信号的走线要尽量等长，否则额外引入的skew会直接吃掉芯片的时序裕量。

我记得有次做一个SDIO接口芯片的AC测试，测试板第一版布线时没有严格等长，D0到D3四条数据线走线长度相差将近2厘米。按FR4板材上信号传播速度大约每厘米67皮秒估算，这里就有超过130皮秒的skew。结果测出来D2的建立时间margin偏小，换一块走线匹配的测试板之后就恢复正常。这就是典型的“测试环境背锅”案例，问题不在芯片，在测试硬件。

4. 到底怎么选测试方案：先回答四个问题，再谈设备选型

4.1 问题一：你要抓的是硬缺陷还是软缺陷

选择DC还是AC优先，第一步想清楚被测芯片的主要失效风险在哪里。

如果芯片失效以短路、开路、漏电、封装问题为主，那DC测试就是主力，AC测试可以作为补充。如果芯片工作频率高、接口复杂、时序敏感，那么AC测试的占比要大幅提高，甚至要做全温区扫频。

我在实际项目里遇到过完全相反的两种芯片。一颗是低功耗比较器，模拟电路为主，工作频率只有几十千赫兹，主要失效模式是输入失调电压偏大、静态电流超标，测试方案里DC参数占了90%以上，AC只做功能导通验证。另一颗是USB 3.0 Redriver，高速信号通道，DC参数只有电源电流和引脚接触测试，真正的核心测试项全部是AC类的信号完整性测试。方案选择必须跟着失效模式走，不能一概而论。

4.2 问题二：芯片类型和应用场景决定“必测项”

不同芯片在系统里的角色不同，对DC和AC参数的要求也不同。这里给一个我常用的测试项组合表，你可以直接参考：

这个表不能覆盖所有情况，但能帮你快速建立测试矩阵。核心逻辑是：AC参数越接近芯片的核心性能指标，AC测试占比就越高。一块只做开关功能的电源开关芯片，你非要给它测一堆传播延迟和建立时间，意义不大；反过来，一颗DDR接口芯片你只测DC静态参数，那跟没测差不多。

4.3 问题三：你处在产品周期的哪个阶段

同一颗芯片，在研发验证、量产、失效分析三个阶段，DC和AC测试的深度和目的完全不同。这一点很多新入行的测试工程师容易忽略。

研发阶段的芯片测试核心目标是“探极限”。芯片设计完成之后，需要通过各种测试确认实际硅片到底能做到多高的频率、最小的建立保持时间窗口在哪里、对电压和温度的敏感性如何。这个阶段通常要做Shmoo分析，即电压-频率二维扫描，找出芯片能通过测试的区域边界。Shmoo图本身就是DC（电压）和AC（频率）参数联合作用的结果，用来指导设计团队修正电路余量。

量产阶段的测试核心目标是“筛出坏品且成本可控”。这时候不会再跑全面积的Shmoo，而是把研发阶段总结出来的边界条件转换成固定测试项，加上一定的Guardband（安全余量），以最短测试时间跑完。量产AC测试往往只保留与产品规格强相关的项目，比如Fmax下限、建立保持时间边界，其他AC项会转为抽样监控。

失效分析阶段则要“回归问题本质”。分析一颗失效样品时，我会把DC和AC测试项全部跑一遍，对比哪一类参数先异常。如果DC异常，就顺着漏电路径排查；如果只有AC异常，就重点看时序路径。DC和AC交叉验证，往往比上来就做物理失效分析要快得多。

4.4 问题四：测试时间和成本，是一份很容易被低估的账

测试成本是量产项目绕不开的话题。芯片测试成本估算公式并不复杂：单颗芯片测试成本约等于测试机台小时费率乘以单颗测试时间，再除以并行测试的site数。DC项通常耗时短，但前提是正确配置，而不是反复切换PMU模式；AC项耗时在于要跑pattern、做多次采样和边界搜索。

举个例子，同样是100毫秒的测试时间预算，你可能可以跑20个DC参数项，但只能跑2到3个AC频率扫描项。因为AC频率扫描需要从低频开始逐步提高频率，每次都执行完整的测试向量，时间呈线性增长。如果AC测试项过多，单颗测试时间可能从几百毫秒飙到几秒，乘以年出货量几千万颗，成本差异是天文数字。

我见过一个比较极端的案例：某消费类芯片项目在研发阶段测试程序里有40多项AC测试，量产后不知收敛，直接沿用，测试时间超了竞品两倍，导致整颗芯片成本毫无竞争力。后来重新梳理规格书，把与出货规格不直接相关的AC characterization项全部剔掉，测试时间压回原来的三分之一，良率不仅没掉，反而因为测试稳定性提升而略有上升。测试方案设计一定要在覆盖率与成本之间找平衡点。

4.5 一张决策参考表：把需求直接映射成测试倾向

为了更直观，我把前面的决策过程汇总成表。遇到具体项目时，可以按这个思路逐步判断：

这张表不是让你无脑二选一。实际上绝大多数量产芯片的测试方案都是DC打底、AC补漏。所谓“选择”，本质是确定DC和AC各自的深度和比例，以及AC项具体覆盖哪些时序路径。

5. 方案落地里的工程细节：从规格书到量产，最容易翻车的是这几个地方

5.1 先把“规格参数”和“设计留痕参数”分开

确定测试项时，第一个容易犯的错是把研发阶段的characterization参数一股脑搬进量产程序。研发阶段测的那些AC参数，很多是设计团队想知道“这颗芯片实际能力极限”而设的，比如内部关键路径的最大频率、某IP的建立时间边界。这些参数在量产阶段未必和出货规格有关，测它们除了烧测试时间外，还可能引入不必要的误杀。

正确做法是先打开芯片规格书Datasheet，把其中所有带上下限的参数列出来，逐一标注“量产必测”还是“研发监控”。量产只测规格书有明确上下限且与客户应用直接相关的参数。对于只做统计监控的参数，可以放到季度抽测或工程批次测试里，而不是每个芯片都测。这一步做完，你往往会发现真正的量产必测项比研发程序的测试项少得多。

5.2 Time Set校准：AC测试最容易整体翻车的地方

前面提到过，AC测试的Time Set配置直接决定测试结果是否准确，这一节我把实际排查过程展开讲一下。

某次做一个MCU量产项目，AC功能测试在样品阶段全部Pass，但转到量产机台后，同一套程序测出来大量芯片Fmax不达标，降频20%才能Pass。一开始怀疑是芯片批次问题，但换了Golden样品也一样，排除了芯片本身。后来用示波器直接探测DUT引脚上的实际波形，发现测试程序配置的数据建立时间比设计仿真值少了将近10纳秒，所有数据都提前到达触发沿。查了半天，原来是量产机台沿用了上一个项目的校准文件，那个项目的测试板走线长度和当前项目完全不同，沿位置补偿量自然不对。

从那以后，我养成了一个习惯：任何AC测试量产的移植，必做三件事。第一，确认测试板校准文件的版本，不跨项目复用；第二，跑Golden样品做沿位置Scan，确认每个关键信号的实际到达时间；第三，把测试机诊断程序跑一遍，检查通道间skew是否在规格内。这三步做完，AC测试“全军覆没”类问题基本能避免。

5.3 并行site的一致性：DC好查，AC难缠

量产测试为了降本，普遍会做多site并行，常见的是双site、四site，甚至八site。DC参数的多site一致性相对好保证，因为PMU通道之间隔离度好，校准也简单。AC测试就麻烦了，不同site的走线长度、插座接触阻抗、串扰特性都有细微差别，这些差别在高速pattern下会被放大。

我曾处理过一个四site并行测试的案例：site 2上的芯片Fmax老是比其他三个site低20MHz左右，而DC参数完全一致。排查了很久，最后用TDR（时域反射计）测了site 2的测试通道，发现从测试机引脚到DUT socket之间有一段过长的过孔stub，导致信号反射略大。重新设计测试板走线后，site 2的AC结果与其它site对齐。这个案例说明，AC测试对测试硬件的一致性要求远高于DC，多site方案在量产前必须用Golden样品做全通道一致性验证。

5.4 让DC参数和AC结果互相印证，而不是各看各的

最后一个想强调的是数据复盘思维。很多测试工程师只关心Pass/Fail比例，却忽略了DC和AC数据之间的交叉信息。实际上它们放在一起能看出很多门道。

比如某批芯片AC测试Fail率突然升高，先别急着抓良率，回头看一下同批芯片的DC静态功耗数据。如果发现IDD有轻微但普遍的上行趋势，说明可能是工艺角偏移导致管子驱动能力变强但漏电也在增加，时序反而不利。如果DC数据没有变化，AC Fail率升高指向测试机或测试板的问题。再比如，某颗失效芯片DC漏电流正常，但AC频率上限偏低，可能是关键路径的金属互连存在部分阻塞，这类问题在DC参数上很难体现。

我给自己定了一个工作习惯：每次测试程序改版或良率异常时，把DC参数分布图和AC Shmoo图叠在一起看。DC分布右偏加上AC高频边界左移，基本都指向工艺或设计问题；DC分布正常但AC边界抖动，大概率是测试系统问题。这个“先分数据、再定位环节”的思路，帮我避开了很多无效排查。

测试方案没有放之四海而皆准的标准答案。同样是DC加AC的组合，在不同芯片、不同应用、不同阶段下，比例和深度可以千差万别。搞懂了DC和AC各自的能力边界，再加上对自己芯片失效模式的判断，你自然能写出一份既控得住质量又压得住成本的测试方案。