DDR4高速信号设计实战：SIwave仿真流程与避坑指南

做硬件做到DDR4这个阶段，很多人都会发现，光靠PCB布线经验和一堆layout设计规则，已经压不住信号完整性问题了。DDR4的数据速率轻松上到2400MT/s、2666MT/s，甚至3200MT/s，信号上升沿已经来到几十皮秒量级，反射、串扰、参考平面跨分割这些问题，任何一个没处理好，轻则系统跑不稳，重则直接不进系统。SIwave这类三维电磁场仿真工具，就是用来在投板之前把这些“隐形炸弹”提前挖出来的。

这篇文章围绕DDR4高速信号设计这条主线，讲清楚SIwave仿真到底怎么做、怎么用、怎么避坑。内容主要面向硬件工程师、信号完整性工程师，以及那些刚接触仿真、想在DDR4项目里把SIwave真正用起来的同行。不绕弯子，直接上干货。

1. 先搞清楚：DDR4高速信号设计为什么非要上仿真

1.1 从DDR3到DDR4，信号裕量被压缩到了什么程度

DDR4相比DDR3，最直观的变化是电压从1.5V降到了1.2V，工作频率却大幅提升。电压降低意味着噪声容限变小，同样的噪声幅度在DDR3时代可能只是擦边，到DDR4就直接砸穿阈值了。我算过一笔账：DDR3-1600一个UI（数据位宽时间）是625ps，到了DDR4-3200，一个UI只有312.5ps，直接砍半。而实际可用的数据有效窗口，还要扣除建立时间、保持时间、时钟偏斜、抖动、串扰等一堆预算，最后真正剩下来的裕量可能只有一百多皮秒。

一百多皮秒是什么概念？一段走线的传播延迟大约6.35ps/mm（FR4板材，介电常数4.2左右），也就是说，只要走线长度差出十几毫米，或者过孔stub带来几个皮秒的反射，都有可能让这条数据线的时序裕量归零。

所以DDR4设计里，“靠经验和规则”已经不够用了。规则是统计结果的总结，但每个项目的叠层、拓扑、布局、电源结构都不一样，规则只能帮你兜底，不能告诉你这个特定设计到底哪里有问题。仿真不是可选项，是必经环节。

1.2 SIwave在DDR4仿真链条里扮演什么角色

SIwave是Ansys旗下专门针对PCB和封装做信号完整性/电源完整性分析的电磁场仿真工具。它的核心能力是从真实的PCB设计数据出发，提取频域S参数，然后配合Ansys Designer或Nexxim做时域仿真，输出眼图、TDR、时序裕量这些工程师能直接用来判断的结果。

在DDR4仿真链条里，SIwave主要干三件事。

第一件事是叠层与物理结构的建模。它把PCB当作一个多层平面结构来求解，铜箔、介质、过孔、焊盘这些都会影响高频信号传播，SIwave用全波电磁场方法求解这些结构，比二维场求解器更贴近真实物理。

第二件事是S参数提取。S参数描述的是信号在网络端口之间的传输和反射特性，有了S参数，后面做时域仿真就能模拟信号在真实PCB走线上跑一圈会发生什么。

第三件事是和Designer联合做时域仿真。S参数是频域的，设计工程师最终要看的是眼图、时序，这些必须回到时域看。SIwave提取的S参数模型，配合芯片的IBIS模型，在Designer里搭起整个链路，才能得到你真正关心的结果。

1.3 仿真工具那么多，为什么我建议从SIwave入手

市面上做DDR仿真还有Cadence Sigrity（PowerSI/SystemSI）、Mentor HyperLynx等工具，各有各的长处。我个人的经验是，SIwave在三个维度上特别适合DDR4这种复杂总线：

一是整板分析能力强。DDR4接口动辄几十根信号线，加上电源层、地层、去耦电容，整个网络交织在一起，SIwave对大规模PCB板的电磁场求解效率很高，不会因为板子大就跑不动。

二是S参数提取精度和稳定性都靠谱。做过仿真的人都懂，S参数提取最怕遇到谐振点毛刺、波形不收敛，SIwave在这块经过大量工程验证，只要设置正确，结果相当稳定。

三是和Designer的协同仿真链路很成熟。模型导出导入、拓扑搭建、眼图探针设置，这套流程是通的，不会在“模型能提出来但用不上”这个环节卡住。

当然工具只是工具，核心还是你对DDR4本身的理解。仿真工具不能替代知识，但可以放大知识的价值。

2. SIwave仿真原理与DDR4接口设计核心参数

2.1 总线拓扑：为什么数据信号和地址命令信号要区别对待

DDR4总线有一个很关键的特点：数据信号（DQ/DQS）和地址命令信号（ADD/CMD）用的是完全不同的拓扑结构。

数据信号是点对点拓扑，一个控制器对应一颗DRAM，或者通过rank切换对应一组DRAM。点对点的好处是反射控制相对简单，接收端开启ODT（片内端接）就能把反射吃掉大半。

地址命令信号则是fly-by拓扑，控制器发出的信号依次经过每一颗DRAM，像一串灯笼一样串过去，最后在末端用上拉电阻接到VTT端接电压。fly-by的优点是每颗DRAM的负载相对均衡，信号反射总量小，但缺点也很明显：不同位置的DRAM收到信号的时间不一样，存在天然的偏斜。

这个偏斜靠什么补偿？JEDEC标准里规定的Write Leveling机制就是干这个的。控制器在初始化阶段会测量每一颗DRAM的时钟偏斜，然后在写入数据时做逐位调整。

这个拓扑特点直接影响仿真建模。做仿真时，数据信号可以用相对简单的点对点拓扑来搭，而地址命令信号必须把整条fly-by链路上的所有负载都建进去，否则末端的反射情况和实际对不上。

2.2 信号完整性问题的物理根源，说穿了就四件事

很多人一看到“信号完整性”这个词就发怵，觉得很高深。其实DDR4高速信号设计的SI问题，归根到底就是四件事：反射、串扰、损耗、电源噪声。

反射是阻抗不连续导致的。信号走到阻抗突变的地方，一部分能量被弹回来，在发送端和接收端之间来回震荡，造成波形过冲、振铃、台阶。DDR4设计里最典型的阻抗不连续就是走线换层时的过孔，过孔stub越长，阻抗突变越严重。仿真里看反射，最直接的就是TDR波形，它能告诉你沿线上哪个位置不匹配。

串扰是相邻走线之间的电磁耦合。一根线上跳变的信号，会通过互感和互容耦合到旁边的走线上，形成干扰。DDR4这种高密度总线，DQ和DQS靠得很近，数据线之间串扰如果控制不住，眼图很容易被“撸”出一堆毛刺。仿真里看串扰就是先提取NEXT/FEXT参数，再在时域里看实际干扰幅度。

损耗包含导体损耗和介质损耗。频率越高，信号能量损耗越大，高频分量衰减得比低频厉害，结果就是信号上升沿变缓，眼图高度降低。这就是为什么现在高速板材越来越流行，FR4的Df在0.02左右，低损耗板材能做到0.002，差距是数量级的。

电源噪声落地到信号上就是同步开关噪声。几十根DQ线同时翻转，瞬间电流非常大，流过电源路径的寄生电感就会造成地弹和电源塌陷，直接反映在信号电平上。所以DDR4的仿真一定不能只看信号线，电源平面的建模和去耦电容的配置必须一起看。

2.3 SIwave是怎么把物理结构变成你关心的波形的

我简单说一下SIwave内部的求解链路，方便你理解后面每一步设置的意义。

SIwave采用全波电磁场求解器，把PCB的结构划分成细小的网格，在每一个网格上求解麦克斯韦方程组，最终得到整套结构的S参数矩阵。这个阶段的关键是网格密度和求解频率范围。网格太粗，结果不够准；网格太细，计算时间爆炸。求解频率范围要覆盖你关心的信号谐波分量，DDR4-3200的基频是1600MHz，真正有影响的谐波要到5到10倍基频，所以S参数一般提到10GHz左右。

得到S参数模型之后，再配合芯片的IBIS模型，在时域仿真器里搭链路。IBIS模型描述的是芯片引脚上的驱动能力和输入输出特性，包含输出阻抗、上升沿、下拉电流这些参数。把IBIS模型、走线S参数、接收端端接模型串在一起，加上激励源的码型（一般是PRBS伪随机码），仿真器就跑出接收端的眼图了。

这个链路就是SIwave仿真的核心原理：频域建模，时域看结果。所以千万不要把SIwave只当作一个抽S参数的工具，那只是第一步，真正的判断依据是时域波形和眼图。

3. 实操流程：从PCB数据到眼图结果一步步来

3.1 建模起步：导入设计数据和叠层参数设置

这一步看着简单，却决定了整个仿真的可信度。我见过太多新手在叠层参数上随便填，出来的结果自然没法看。

SIwave支持的导入格式很多，实际项目里常用的是ODB++、Ansoft Neutral File、以及直接从Allegro等EDA工具里导出的中间格式。拿到PCB设计文件后，第一件事是把叠层信息整理清楚。

叠层里必须要确认的参数有四个：每层铜箔厚度、介质层的介电常数Dk、损耗因子Df、介质层的物理厚度。这几个参数直接决定走线的特征阻抗和损耗特性。

以常见的8层DDR4板子为例，顶层和底层通常走DDR信号线，参考层是第二层（GND）和第七层（GND），中间走电源和地平面。如果你用的FR4板材，Dk一般在4.2到4.5之间（不同频率下略有变化），Df在0.015到0.025之间；如果是高速板材，比如Megtron 6，Df可以低到0.002数量级。注意，Dk和Df都是频率相关的，SIwave里可以设置频变参数，别用单一值糊弄。

还有一个经常被忽略的是铜箔表面粗糙度。高频信号主要沿着铜箔表面传输，表面越粗糙，损耗越大。现在的高速板材都会标注粗糙度处理工艺，比如HVLP（超低轮廓铜箔）和RTF（反转处理铜箔），SIwave里可以用Hammerstad模型或Huray模型来建模粗糙度损耗。

叠层设置完，还要检查电源平面的分配。DDR4有VDD、VDDQ（有些设计共用）、VTT、VREF这些电源网络，SIwave会自动识别PCB上的平面形状，你需要确认这些电源网络在每一层上是否存在、是否被分割。电源平面一旦跨分割，信号参考平面就会断裂，这在DDR4高速设计里是最常见的隐性杀手。

3.2 端口配置与S参数提取，这步决定模型准不准

S参数提取之前，必须给每一个关心的网络配置端口。SIwave里常用的端口类型有Wave Port和Lumped Port。对于DDR4这种多根走线的总线，我习惯用Lumped Port，设置在信号走线连接芯片引脚的位置，每个端口对应一根信号线，参考地选最近的回流地过孔或参考平面。

端口数量要覆盖你关心的全部信号。做DDR4仿真，最少要包含DQS和DQ的全部信号线、至少一根地址命令信号的全链路，如果资源允许，最好把同一组rank的所有数据信号全部包含进去。这样串扰效应才能真实体现出来。

S参数提取的设置里，有三个参数要认真对待：

第一个是求解频率范围。我在前面说了，按信号基频的5到10倍来设置。DDR4-3200我就设到10GHz；如果只想快速验证拓扑是否正确，可以只到5GHz。

第二个是扫描点数。点数越多，频域曲线越平滑，但计算时间越长。一般线性扫频500到1000个点足够用，没必要贪多。

第三个是求解精度设置。SIwave里有自适应网格细化的选项，建议开启，让软件在S参数变化剧烈的地方自动加密网格。这个对过孔、焊盘区域特别重要，那些地方电磁场变化剧烈，网格不加密，结果必然失真。

提交求解后，建议先看一眼S参数曲线有没有明显异常。比如某些频点上出现尖刺，或者S11曲线整体偏高，那说明可能有强的谐振点或者端口设置有问题，先解决了再往时域走。

3.3 联合Designer做时域仿真，眼图才是最终答案

拿到S参数模型，接下来在Ansys Designer里搭时域仿真链路。这一步是把仿真从“频域知道有问题”变成“时域看到什么问题”的关键。

我通常的搭建顺序是这样的。

先把SIwave提取的S参数模型导入Designer，作为互连模型放到链路中间。然后在链路两端添加芯片模型：控制器端加IBIS模型，DRAM端也加IBIS模型。IBIS模型去哪里找？芯片厂商官网下载，注意选择正确的电压等级和速率档位。找不到理想模型的时候，也可以去SIwave自带的模型库或者Ansys官方模型库碰碰运气，但最好还是以厂商官网的为准。

激励源设置上，数据信号用PRBS7或PRBS9码型都可以，码型长度要足够覆盖你关心的比特模式。DDR4里特别要关注连续的0或1后紧跟翻转的情况，这对应最坏的码间干扰场景。时钟和DQS信号用周期方波加抖动模型，抖动幅度按芯片数据手册的上下限设置，取中间值或最差值做预算。

时域仿真设置中，仿真时间要覆盖足够多的UI。我曾经见过有人只仿真几十个UI，眼图还没收敛就下结论，结果和实测差了很远。一般建议至少跑几千个UI，让眼图边缘充分重叠统计。

眼图探针放在接收端芯片引脚上，不要放在走线中间。走线中间的眼图肯定比引脚上好，你关心的是芯片能不能正确接收信号，不是线中间信号好不好看。

3.4 仿真结果怎么看：眼图和TDR必须配合使用

仿真跑完，第一件事是看眼图。眼高代表电压裕量，眼宽代表时间裕量。DDR4-3200这种速率，眼高通常要求满足最低电压灵敏度要求，眼宽则要看数据有效窗口的预算是否充足。

但我要提醒一句：眼图只能告诉你结果好不好，不能告诉你为什么不好。这时候就需要TDR仿真来定位问题。

在SIwave里做TDR仿真，可以在时域看整条走线的阻抗曲线。我曾经遇到一个案例，DDR4数据线仿真眼图始终有一点塌陷，排查了很久，最后用TDR一看，发现某一段走线的阻抗从40Ω跳到了55Ω，原因是这段走线从外层换到了内层，而内层走线的线宽没有按照叠层重新计算，参照的还是外层的规则。这就是典型的“规则没跟层走”的问题，没有TDR根本定位不到。

所以我的经验是：眼图判断最终裕量，TDR定位问题在哪一段。两个工具配合起来用，比只看眼图有效率得多。

4. 仿真调优：时序、拓扑、ODT和VREF这几个关键点不能放过

4.1 时序预算怎么算，仿真结果怎么对应到裕量

DDR4设计的核心是时序预算。我见过不少工程师，仿真跑完眼图挺好看，但芯片就是不工作，问题往往出在时序预算没算清。

DDR4写操作里，控制器发送DQS和DQ信号到DRAM端，DRAM用DQS的边沿来采样DQ。关键指标是tIS（输入建立时间）和tIH（输入保持时间）。JEDEC标准对每个速率档位有明确规定，比如DDR4-3200下tIS和tIH都在几十皮秒到一百多皮秒的量级，具体值以自己选型芯片的数据手册为准。

时序裕量的计算逻辑是：数据有效窗口（等于1个UI减去发送端的输出偏斜等固定开销）再减去接收端要求的建立保持时间，剩下的才是真正留给信号完整性的裕量。仿真的作用就是把这一部分量化：眼图宽度就是仿真给出来的可用窗口，眼图高度对应的电压噪声会影响建立保持的判断。

所以在看仿真结果时，不要只盯着“眼图没闭合”这种粗粒度判断，要把眼宽和芯片手册里的tIS/tIH要求做精确对比，算出margin是多少皮秒。margin低于20ps的设计，我基本都会要求改板。

有一个比较容易忽视的细节：DDR4支持写入均衡和读训练，这些训练机制会补偿一部分固定偏斜，但不会补偿信号完整性引起的随机抖动。所以仿真时别把训练机制的补偿算进裕量里，那部分fix skew是固件的事，信号完整性给你的是BW（budget window）。

4.2 ODT配置怎么选，仿真能告诉你的答案

ODT（On-Die Termination，片内端接）是DDR4接收端内置的可配置端接电阻。它替代了DDR2时代板上的并行端接电阻，好处是端接位置更靠近接收端，反射控制效果更好，而且可以根据读写方向动态调整。

ODT的阻值不是随便选的，常见的有40Ω、60Ω、80Ω、120Ω几档。选高了，端接效果不明显，反射抑制不够；选低了，信号幅度被拉低，而且端接电阻本身会消耗驱动电流。

什么阻值最合适，很难靠拍脑袋定，必须仿真。方法是在Designer里把ODT作为参数扫参，分别仿真不同阻值下的眼图、SSO噪声和功耗，找出一个综合最优值。

我做过一个案例，数据线走线阻抗设计为40Ω，用60Ω ODT时眼图高度最好，但时序margin一般；换到40Ω ODT，眼高略降，but眼宽更宽。最终选择了40Ω，因为DDR4-3200时序更紧张，时间裕量比电压裕量更值钱。这种判断只有仿真能给出来，靠经验猜true有风险。

还有一点要注意：读操作和写操作的ODT配置是分开的，控制器端和DRAM端的ODT要分别设置。仿真的时候要分别做读方向和写方向的仿真，不要只做写方向就下结论。

4.3 fly-by拓扑和Write Leveling，地址命令信号仿真的重点

地址命令信号（ADD/CMD）虽然速率没有数据信号高，但它的仿真复杂度一点不低，因为它是fly-by拓扑，一根信号线要串过所有DRAM芯片。

仿真建模时，要把从控制器出发到每一颗DRAM的走线分段建模，每一颗DRAM的引脚接IBIS模型，末端再接VTT端接上拉电阻。这里有一个常见错误：很多人图省事，把fly-by链路简化成一颗DRAM加一个末端端接，这完全掩盖了中间位置的反射叠加效应。

fly-by拓扑里最值得仿真验证的是每个DRAM位置的信号质量差异。因为前面的DRAM接收到的波形不仅包含原始信号，还包含后面走线段反射回来的回波，所以中间位置的DRAM往往比末端更容易出问题。仿真跑完，必须逐颗DRAM检查接收眼图，不能只看第一颗或最后一颗。

Write Leveling补偿的是时钟偏斜，它假设每颗DRAM的时钟到达时间是可测、可调的。但这种补偿有一个前提：每个位置的信号波形质量本身是合格的。如果中间某颗DRAM的信号因为反射产生了严重的振铃，Write Leveling补偿不了这种畸变。所以仿真时要把fly-by链路上最差位置的裕量作为整组DRAM的代表值，不要被好位置的仿真结果麻痹。

地址命令信号的时序分析也一样要做，不过它的速率低，一个UI比数据信号宽得多，时序上相对宽松，主要看波形质量和反射水平。

4.4 VREF和电源去耦，这些细节决定裕量能不能剩下来

VREF是DDR4参考电压，接收端用它来判定信号是0还是1。DDR4里VREF分成VREFCA和VREFDQ，标称值通常是VDDQ的一半，但支持通过寄存器微调。

VREF设计最容易犯的错是把它当成一个“干净的直流电压”来对待。实际上VREF网络同样会受到电源噪声和信号串扰的影响，VREF上的纹波会直接消耗信号电压裕量。仿真时一定要把VREF网络单独建模，检查VREF平面上的噪声幅度，理想情况下VREF噪声峰峰值不超过信号电压的2%到3%。

电源去耦是另一个容易被忽略但极其重要的环节。DDR4接口高速翻转时，瞬间电流变化很剧烈，如果电源路径阻抗过高，压降会直接反映在信号电平上。

仿真里看电源主要看两个东西：一个是电源平面阻抗曲线，另一个是直流IR Drop。

电源平面阻抗曲线的目标是把整个关心的频段（几十kHz到几百MHz）的阻抗压到目标值以下。目标值怎么算？用公式Ztarget = (VDDQ × 纹波比例) / ΔI，VDDQ是1.2V，纹波比例取5%，ΔI是瞬态电流变化幅度，比如某个rank读操作时大概是1A到2A，算出来的目标阻抗大概在30mΩ到60mΩ之间。

去耦电容的选择和摆放也值得花时间仿真。电容不是越大越好，不同容值的电容有不同的自谐振频率，需要用多个容值组合来覆盖宽频带。放的位置要尽量靠近芯片电源引脚，因为电容到引脚之间的过孔和走线寄生电感会拉低谐振频率。SIwave的去耦电容优化功能可以自动推荐电容组合和摆放位置，效率比自己一个一个试高很多。

5. 高频踩坑实录：DDR4仿真常见问题与排查技巧

5.1 仿真结果和实测对不上，先检查这三个地方

跑过DDR4项目仿真的人，大概率都遇到过“仿真说没问题，实测一塌糊涂”或者反过来“仿真说有问题，实测居然还好”。这种模型和实测脱节的情况，90%以上出在三个地方。

第一个是叠层参数和实际不一致。板材厂给你的Dk/Df是标称值，实际板材在不同频率、不同温湿度下的参数都有偏差。有次我把板厂提供的Dk当作仿真输入，仿出来的走线阻抗比实测低了快5Ω，后来一查，是板厂标称的Dk是在1GHz下测的，而DDR4-3200信号能量集中在3到5GHz这个频段，Dk在高频下会偏低。从那以后我养成了习惯：重要项目先投一块阻抗测试条，用TDR实测修正叠层参数，再跑高速仿真。

第二个是IBIS模型的版本和封装寄生参数。芯片厂商的IBIS模型有时候包含的封装RLC参数并不完整，或者模型是针对特定速率档位验证的。换了一颗芯片，模型直接用旧的，这就是隐患。解决办法是尽量找厂商确认模型针对的目标平台，优先用厂商为DDR4专门发布的模型。

第三个是仿真激励和实测模式不一样。仿真里用理想的PRBS码型，但DDR4实际工作时，读写模式切换、bank group切换会产生更复杂的码型干扰。如果仿真里没有模拟这些最坏场景，simulation结果比较乐观就太正常了。所以做DDR4仿真时，除了PRBS码型，我还会加一些DDR特有的“地板”码型（比如下图模式的固定pattern），逼着仿真器跑最坏情况。

5.2 S参数毛刺和仿真不收敛，怎么快速定位

SIwave提取S参数时偶尔会遇到毛刺或者谐振尖峰异常。这里一定要分清楚：有些谐振是真实的，比如电源平面高低频谐振；有些则是仿真设置问题导致的假象。

最常见的一个原因是在端口附近网格不够细。端口附近电磁场变化最剧烈，网格剖分粗糙的话，会计算出不真实的寄生参数。解决办法是手动在端口区域加网格细化区域，尤其是过孔和焊盘周围。

另一个原因是求解频率范围内的某些频点正好落在极窄的谐振峰上，数值计算在那个点容易失真。这种情况可以通过加大扫描点数来缓解，让频率步长变小。不过如果毛刺总是出现在同一个位置，我更建议先检查那个频点对应的波长特征，看看有没有可能是某个长的走线或平面形成了半波谐振。

仿真不收敛更多出现在时域联合仿真里。Designer跑瞬态仿真发散，常见原因是模型库里的电路有问题（比如端接电阻值设置成了0），或者S参数模型在仿真频段外出现了非物理特性。我处理的办法是先把S参数模型频率上限扩展到比激励信号高很多的地方，然后在时域模型里加上限带滤波器，把模型频带外的非物理振荡滤掉。

5.3 常见问题排查速查表

我做了一个DDR4仿真问题速查表，是我这几年项目里反复用到的高频排查清单：

积累自己的排查清单很重要。仿真工具的报错只是一层表象，真正定位到根因还是要靠对DDR4协议和信号完整性原理的理解。

5.4 我的两条独家心得

第一，仿真必须分阶段：前仿真、后仿真、签核仿真，一个都不能少。前仿真在layout之前做，验证拓扑和走线规则是否合理；后仿真在布线完成后做，验证最终结果；签核仿真在投板前做，把电源、信号、时序、串扰全部跑一遍，输出最终报告。每阶段的关注点不一样，很多工程师只做后仿真，等于把问题拖到了最后才暴露，修改成本极高。

第二，仿真报告不是给仿真工程师自己看的，是给项目决策者看的。所以报告里不要只贴眼图，要把问题定位、影响范围、建议改法和预期效果写清楚。我写报告的习惯是每个问题都附上“如果不管会怎样”和“如果不改会有什么风险等级”，这样项目经理和硬件负责人能快速决定哪些问题必须改、哪些可以接受。仿真不只是验证工具，更是设计决策的输入，这一点很多人没想明白。

6. 一点个人经验，送给准备在路上的人

做DDR4高速信号设计和SIwave仿真这几年，我最大的体会是：仿真不是用来“证明”设计没问题的，它是用来逼着自己搞清楚每一个设计决策背后的代价的。它像一个快速试错的沙盘，让你在投板前就把该踩的坑都踩一遍，而不是等板子回来发现问题再去飞线、割铜皮。

如果你是刚开始接触DDR4仿真，我的建议很简单：先从一条数据线搭起，跑通整个流程，再慢慢扩展到整组总线。不要一上来就追求全流程、全信号全覆盖，先把链路逻辑弄懂，工具只是执行的载体。

最后分享一个小技巧：仿真工程里的叠层参数、端口定义、模型版本这些关键信息，一定要在工程文件旁边写清楚注释，最好把板厂的叠层确认单也关联进去。很多仿真结果复现不了，就是因为当时用了什么参数、什么模型根本没记录。这个习惯，能在项目复盘和问题定位时帮你省下大量时间。