Allegro 17.4原理图设计全流程：Capture CIS核心操作与网表导入实战

最近开始系统整理 Cadence Allegro 17.4 的学习记录，打算把从原理图到 PCB 的完整流程都过一遍。这是第 01 篇，先聚焦原理图部分：Capture CIS 17.4。

之所以从 Capture CIS 开始，是因为整套 Cadence 流程里，原理图是源头。原理图画得规不规范、封装属性填得对不对，直接决定后面 Allegro PCB Editor 里能不能顺利导入网表、能不能正常摆件布线。很多新手卡在“原理图画完了，PCB 那边却导不进去”，十有八九是 Capture 这边埋了雷。

这篇记录围绕 17.4 版本展开，内容包括版本选择与安装、Capture CIS 的界面与工程结构、原理图绘制核心操作、网表导入 PCB 的完整通路，以及我实际踩过的一些坑。适合刚接触 Cadence、从 AD 或 PADS 转过来的硬件工程师，也适合准备系统学习 Allegro 流程的学生。每个部分我都会尽量写细，把“为什么这么做”也说清楚，而不是只给步骤。

1. 为什么选 17.4：版本选择的几个关键考虑

1.1 从 16.6 到 17.4，改动比想象中大

接触 Cadence 的人大多听过 16.6，这版本实在太经典了，很多公司到现在还在用。但经典归经典，官方开发和主流教程的重心早就不在 16.6 上了。17.2 算是个过渡版本，真正意义上界面和操作逻辑全面更新的是 17.4。

17.4 和 16.6 的差别不是换个皮肤那么简单。Allegro PCB Editor 在 17.4 里菜单结构做了重组，显示颜色配置方式变了，很多原来在 Options 面板里的设置被挪到了 Display 菜单下。Capture CIS 这边相对改动小一些，但高 DPI 支持、元件搜索体验、CIS 数据库配置界面都有明显改进。

我的建议很直接：如果你是新人，直接学 17.4，不要从 16.6 起步。原因很简单，你现在学的操作习惯要是基于老版本，后面换到 17.4 还要经历一段“明明知道功能在哪但就是找不到菜单”的阵痛期。一步到位反而省时间。

1.2 安装与许可证配置要点

Cadence 17.4 的安装包非常大，装之前先确认磁盘空间，建议至少留出 20GB 以上。安装目录不要带中文，也不要带空格，这是老生常谈但总有人踩。我自己习惯把 Cadence 装在 D 盘，路径类似D:\Cadence\SPB_17.4，尽量避免默认 C 盘，不然重装系统的时候哭都来不及。

许可证方面，17.4 需要先装 Cadence License Manager，再装主程序，然后配置环境变量CDSROOT指向安装目录，LM_LICENSE_FILE指向许可证文件。装完以后打开 Capture CIS，如果能正常启动并且元件库能搜索到，说明环境没问题。

实操里有几个细节值得注意：

• 安装顺序反过来会导致 License 工具识别不到主程序，只能卸载重来。所以装之前规划好流程。
• 安装过程中会提示选择产品组件，Capture CIS 和 Allegro PCB Designer 务必勾上，其他组件按需勾选即可，装多了占空间，装少了后面麻烦。
• 如果电脑有多个 Cadence 版本（比如同时装了 16.6 和 17.4），环境变量路径要特别注意，指向哪个版本就启动哪个版本，别被旧版本干扰。

2. Capture CIS 17.4：原理图设计入口全认识

2.1 Capture CIS 到底是个什么角色

很多初学者分不清“Capture”和“Capture CIS”的差别。简单说，CIS 是 Component Information System（元件信息系统）的缩写，是 Capture 的增强功能，能让你在设计原理图的同时，从一个统一的元件数据库里选取、查看、插入元件，而不是自己去翻各种分散的库文件。

17.4 里的 Capture CIS 不只是画原理图，它还能干这些事：

• 元件库编辑与管理（新建元件、修改引脚、制作封装关联）
• 生成网表给 Allegro PCB Editor 使用
• 设计规则检查（DRC / ERC）
• 输出 BOM 物料清单
• 启动 PSpice 仿真（如果是原理图级仿真需求）
• 管理元件属性，比如位号、封装、参数值、厂家型号

所以把它当成一个“只会画方块连线的工具”就太浪费了。整个 Cadence 流程里，Capture CIS 是数据源头，你在原理图里填的每个属性，都会跟着网表流到 PCB 那边，影响摆件、布线、出生产文件。

2.2 工程文件结构：认识 .dsn、.opj、.olb

新建一个工程的时候，Capture 会生成一堆文件，最核心的是这三个：

• .opj：工程文件，记录工程里包含哪些设计文件和元件库引用。
• .dsn：设计文件，原理图实际内容都在这里。打开工程后，左侧项目管理器里能看到类似your_project.dsn > SCHEMATIC1 > PAGE1的层级。
• .olb：元件库文件。Capture 自带的库在安装目录下的tools/capture/library里，你也可以自己新建.olb文件放自定义元件。

实际工作中，.dsn是最重要的交付文件。发给同事或外协时，通常要连.olb或相关库一起发，否则别人打开你的原理图会看到一堆元件“问号”或者找不到元件库。

我的习惯是：项目根目录下建一个library文件夹，把项目专用元件库放在里面，和.dsn文件放在同一层级，方便归档和管理。不要把所有元件都画在默认库里，不然项目一多，库就乱成一锅粥。

2.3 17.4 界面布局：先摸清菜单再动手画

打开 Capture CIS 17.4，界面分几个核心区域：

• 左侧项目管理器：管理工程结构、库文件、输出文件。
• 中间原理图编辑区：画原理图的地方。
• 顶部菜单栏：文件、项目、工具、选项等一级菜单。
• 下方状态栏/命令行：实时反馈操作状态。

17.4 的菜单组织整体上还是“File / Edit / View / Place / Macros / Accessories / Options / Window / Help”这一套，但很多功能的入口位置和 16.6 有差异。刚开始不熟悉没关系，多用快捷键能显著提升效率。

我画原理图时最常用的快捷键先列出来：

• P：放置元件（Place Part）
• W：连线（Wire）
• N：放置网络别名（Net Alias）
• B：总线（Bus）
• E：放置总线入口（Bus Entry）
• G：放置地符号（Ground）
• F：放置电源符号（Power）
• X：放置无连接标记（No Connect）
• I：放大视角相关操作，按住I放大、O缩小

快捷键用熟了，画图速度会快很多。尤其是大规模原理图，一个个点菜单是灾难。

3. 原理图绘制实操：从元件库到完成整图

3.1 新建工程、元件库与 CIS 配置开关

打开 Capture CIS，在 File 菜单新建 Project。弹出的对话框里，Name填工程名，Location选保存路径。Create a New Project Using那一栏选Schematic，这里有讲究：

• Analog or Mixed A/D：带 PSpice 仿真能力的原理图工程。
• PC Board Wizard：向导式创建，适合快速生成一个带 PCB 规则的工程。
• Schematic：纯原理图工程，最简单直接。

如果只是想画原理图然后布局布线，选Schematic或者PC Board Wizard都可以。我习惯选Schematic，后面需要仿真时再单独建仿真工程，避免一堆仿真模型参数干扰。

刚装好软件的朋友经常会问“Capture CIS 开关在哪”。这里的“CIS 开关”其实指的是 CIS 配置功能。在菜单Options > CIS Configuration里，第一次点击会要求指定 CIS 配置文件（.dbc）。如果你没有现成的公司数据库配置，可以先取消，不影响普通原理图绘制。真正需要用到 CIS 数据库（比如从企业元件库选型、自动带出封装和 BOM 信息）时，才必须配置.dbc文件。

我自己画项目原理图时，如果公司没有统一元件数据库，就先在 Capture 自带的discrete.olb、connector.olb、microchip.olb这些库里找元件，找不到再画自定义库。等元件库积累到一定规模，再考虑上 ODBC 数据源做 CIS 管理，这个后面第 5 章会详细说。

3.2 新建元件与引脚编辑：封装名从这里开始对错

很多项目里会遇到库里没有的元件。这时候要自己画元件符号，步骤不算难，但有几个细节决定后面能否顺利导入 PCB。

先File > New > Library，在左侧项目管理器里会多出一个库文件。右键库名，选择New Part，弹出属性框：

• Name：元件符号名，一般和芯片型号或功能名对应。
• Part Reference Prefix：位号前缀，比如电阻R、电容C、芯片U。
• PCB Footprint：这里填 Allegro 封装名，比如SOIC-8、R0603。这个值必须和 Allegro 封装库里的名称完全一致，大小写都不能错。
• Part Number、Value：根据情况填。

属性里最容易出错的就是PCB Footprint。我见过太多案例，原理图画得漂漂亮亮，到了 PCB 导入时报missing footprint，查半天发现是封装名里多了个空格，或者大小写不一致。Capture 匹配封装名是区分大小写的，R0603和r0603是两回事。

引脚编辑是在元件符号编辑区里做的。Place > Pin打开引脚放置对话框：

• Name：引脚名，比如VCC、GND、A0。
• Number：引脚编号，必须唯一。
• Type：电气类型，有Input、Output、Bidirectional、Power、Ground、Passive等。ERC 检查会参考这些类型，该设 Power 的设成 Passive，后面 DRC 可能报错。
• Shape：引脚形状，常见Line、Clock、Dot。

画完一个元件后，建议立刻放一张到原理图里做冒烟测试，看引脚编号对不对、电气类型对不对，再继续画下一个。一次画一堆再做检查，返工成本更高。

3.3 原理图绘制核心操作与命名规范

新建 Schematic 后，在 SCHEMATIC1 下可以添加多页图纸，右键选择New Page，适合大项目分模块画图。

放置元件的标准流程是：

1. 按P打开 Place Part 对话框。
2. 在Libraries里选择库文件，搜索元件名。支持通配符，比如输入*74*可以搜到所有名字带 74 的元件。
3. 双击元件名，在原理图页面上点击放置，按R旋转方向，按H水平翻转，按V垂直翻转。
4. 放好后按Esc退出放置模式。

连线时按W，点击起点、终点，拐角自动生成。总线用B，总线命名如DATA[0..7]。网络标号用N，命名要规范，我一般习惯：

• 电源网络统一叫VCC_3V3、VCC_5V、GND，不要直接用3V3这种没上下文的名字。
• 信号网络尽量用英文缩写加功能，比如I2C_SCL、UART_TX、SPI_MOSI。
• 不要用NET1、NET2这种无意义命名，后面调试和出 BOM 时你会感谢自己的命名规范。

多页原理图之间要用 Off-Page Connector 连接，菜单Place > Off-Page Connector，或者直接搜索OFFPAGE放置。同名网络在不同页面通过 Off-Page 连接器关联，不能用导线直接跨页连。每页上的 Off-Page 连接器名字必须完全一致，大小写也要一致，否则跨页网络连接会失败。

3.4 DRC 与位号重排：出网表前必做的两件事

原理图全部画完后，我从不直接生成网表，而是先做位号重排和 DRC，两件事顺序都有讲究。

位号重排用Tools > Annotate，对话框里Action选Incremental Reference，Options里选Reset Parts加Incremental，然后点确定。Capture 会按从左到右、从上到下的顺序重新分配位号，解决中途删改元件导致的跳号、重号问题。

重排之后再做 DRC，菜单Tools > Design Rules Check。勾选Create DRC Markers for Warnings，然后执行检查。检查完成会生成.drc文件，双击错误条目可以跳转到原理图对应位置。

新手常见几个 DRC 报错：

• 输出引脚悬空：芯片输出脚没连出去也没加 No Connect 标记。
• 同名网络被不同的 Off-Page 连接器关联：名字打错一个字母。
• Power 类型引脚接了非电源网络。
• 引脚类型不匹配，比如 Output 接 Output。

DRC 报告里的Error必须清零，Warning能清尽量清。带一堆 Error 出网表，后面 PCB 端导入时大概率也会出问题。

4. 从原理图到 PCB：网表、封装与版本匹配的完整通路

4.1 生成 Allegro 网表：不是画完图就能进 PCB

Cadence 的流程不像 AD 那样原理图和 PCB 在同一个工程里直接同步，Capture 画完原理图，必须先输出网表文件，再由 Allegro PCB Editor 导入。

操作路径是：菜单Tools > Generate Netlist。弹出的对话框里有很多格式，选Allegro，然后点确定。生成成功后，工程目录下会多出一个allegro文件夹，里面有pstchip.dat、pstxnet.dat、pstxprt.dat三个文件。

这三个文件分别记录芯片信息、网络连接信息、元件属性信息。PCB 端导入时，主要的入口文件是pstxnet.dat。

生成网表之前，再看一眼工程里有没有未保存的改动，保存之后再生成。Netlist 生成过程不会自动保存原理图，忘了保存会导致网表内容和实际原理图不一致，这个是很多人在合作项目里吃过亏的点。

4.2 Allegro 导入网表：版本不匹配是最大的坑

Allegro PCB Editor 里导入网表的路径是：Logic > Netlist Logic，弹出的对话框中：

• Netlist Type选Other。
• 在Netlist Files那一栏选择 Capture 生成的pstxnet.dat。
• 点击Import Netlist开始导入。

这一步最常见也最折磨人的报错是：Design file not recognized, or version is too old。

原因很直白：Capture 17.4 生成的网表格式比较新，如果用 Allegro 16.6 或 17.2 尝试导入，它认不出来。更麻烦的是反过来，如果你用老版本 Capture 生成的网表导入新版本 Allegro，兼容性也不一定好。

解决方案有三条路：

1. 最推荐：Capture 和 Allegro 使用同一个版本套装。装 17.4 就整套都用 17.4。
2. 如果公司环境只能混用版本，检查 Capture 的Generate Netlist对话框里有没有兼容选项。17.4 的 Capture 在个别场景下可以生成兼容旧版本的网表，但并不是所有功能都支持，需要提前测试。
3. 用第三方网表格式过渡，比如生成EDIF或Other格式，再在 Allegro 里对应导入，但这样会丢失一部分属性信息，不是万不得已不用。

我自己吃过这个亏。有次帮同事救急，他 Capture 16.6 画的原理图，非要用 Allegro 17.4 导入，折腾了一下午最后选择把原理图在 17.4 里重新导一遍，问题才解决。所以版本统一这件事，项目启动前就要确认好，别等画完了再补救。

4.3 封装关联与库路径：missing footprint 的根源

网表导入成功后，Allegro 的 Import Logic 对话框里如果出现一堆missing footprint提示，说明原理图里的PCB Footprint属性值和 Allegro 封装库里的封装名对不上。

这个问题的排查顺序非常固定：

1. 先看原理图元件属性里的PCB Footprint到底填的什么。
2. 再看 Allegro 封装库路径下有没有同名的.dra、.pad文件。
3. 反复确认大小写和特殊字符，R0603和r0603不一样，SOIC-8和SOIC_8不一样。

Allegro 的封装库路径在Setup > User Preferences里配置，搜索psmpath和padpath，把封装文件和焊盘文件所在目录加进去。如果网表导入时提示找不到封装，优先检查这两条路径是否包含你的封装库目录。

有个经验值得分享：公司里多人协作时，大家原理图里用的封装名必须有一份统一的规范表。比如电阻 0402 就叫R0402，电容 0402 就叫C0402，不要这个工程师填0402，那个工程师填R_0402，最后导入 PCB 时全是 missing footprint，互相扯皮。

5. 实用技巧与高频问题排查

5.1 BOM 导出：别只会复制 Excel

Capture 自带 BOM 功能在Tools > Bill of Materials。默认输出是文本格式，但勾选Open in Excel可以直接用 Excel 打开，方便整理。

如果需要带厂家型号、封装、价格等定制信息，那就得靠 CIS 和 ODBC 数据源了。很多公司在 Windows 上用 Access 或 Excel 建元件数据库，Capture CIS 通过 ODBC 连上去，画图时就能从库里选取元件，自动带出完整属性。

Windows 下设置 ODBC 数据源的流程大概是：

1. 控制面板 > 管理工具 > ODBC 数据源。
2. 注意位数：Capture CIS 是 32 位程序，如果你系统是 64 位，需要在C:\Windows\SysWOW64\odbcad32.exe里配置 32 位数据源，否则 Capture 看不到你配的 DSN。
3. 选择对应驱动，比如 Access 选Microsoft Access Driver，SQL Server 选对应的 SQL 驱动。
4. 配置数据库路径、用户名密码。
5. 回到 Capture 的Option > CIS Configuration，选择.dbc文件或新建一个，绑定刚才创建的数据源。

.dbc文件本质是配置文件，告诉 Capture 用哪个 ODBC 数据源、从哪张表读取元件、每个字段对应原理图里的什么属性。这一步配置好之后，放置元件时点右键选择Link Database Part，就能从数据库搜索元件，属性自动填入。

ODBC 配置看起来繁琐，但数据源一旦建好，受益是长期的。项目里几百个元件如果靠手工填属性，又慢又容易错。

5.2 InterSheet References 报错处理

多页原理图里，如果用了Tools > Annotate > Add Intersheet References给跨页网络添加引用标识，有时候会报错或者出来的引用是问号。

我遇到过的情况基本分三类：

• Off-Page Connector 名称不一致，页面 A 叫I2C_SCL，页面 B 叫I2C_SCL_1，系统匹配不上。
• 跨页网络没有用 Off-Page Connector，而是直接用网络标号跨页，这种在 Capture 里是无效连接，Intersheet References 自然找不到目标。
• 图纸页顺序没理顺，引用编号混乱。

解决办法也简单：先统一全工程的 Off-Page Connector 命名，再重新生成 Intersheet References。这个功能本身不是必须的，小项目画个两页三页，不加引用也能看懂；大项目几十页，加上引用能省不少翻图时间。

5.3 导出 DXF、坐标文件等常见操作备忘

很多人在网上搜“allegro 导出 dxf”“allegro 导出坐标文件”，这里提前说一句：这些操作都在 Allegro PCB Editor 里完成，不属于 Capture 阶段。Capture 这边能导出的常见文件是原理图 PDF（File > Export > PDF）和 BOM。

关于 Allegro 导出 DXF，等后面写到 PCB Editor 学习记录的时候我再详细展开。这里先记录一个容易踩的坑：导出坐标文件时，格式要选对，单位要和板厂确认，不然贴片机那边读到毫米和密尔混用的坐标文件，整个产线都会停下来骂人。

5.4 高频问题速查表

写在最后：学习记录向第 02 篇出发

这一篇记录了 Capture CIS 17.4 从安装、建工程、画原理图到生成网表的完整链路。里面每一个坑都是自己一个个踩出来的，尤其是版本匹配和封装名一致性这两件事，看起来不起眼，实际项目中无数人在这里卡壳。

我个人在实操中最深的体会是：Cadence 这套工具链的“惯性”非常强，前期的工程结构、元件库规范、命名标准，决定了后面 PCB 阶段的工作效率。Capture 阶段花费的每一分钟，都会在 Allegro 那边以十倍的时间还回来——要么是帮你省时间，要么是让你还债。所以，原理图阶段不要赶工，规范和细节比速度重要得多。

下一篇学习记录我打算写 Allegro PCB Editor 17.4 的界面与设计规则设置，重点覆盖走线相关操作、封装库管理、DXF 导出和坐标文件输出这些高频需求。有同样在学 17.4 的朋友，可以一起交流踩坑心得。