手里有一块OV7670摄像头模块，板上没有焊FIFO。数据线D[7:0]跟着PCLK不断翻转，VSYNC拉高代表新的一帧开始，HREF拉高代表一行有效数据正在输出。如果你以为把这些信号直接接到MCU的GPIO上，再用中断或DMA慢慢读就行，大概率会看到花屏、错行、颜色发乱。原因并不神秘：OV7670在VGA模式下像素时钟可以跑到24MHz甚至更高，MCU的DMA没法保证在每一个PCLK上升沿都正好采到稳定的数据窗口；更不用说CPU还在跑系统、刷LCD，读取节奏根本不可控。
这种情况不只在摄像头接口出现。高速ADC采样、以太网包接收、串口转发、图像缩放、视频流处理……只要一端按固定节拍吐数据，另一端没法按同一节拍接，就得在中间塞一个“转运仓库”，让数据先按发送端的节奏进来，再按接收端的节奏出去。这就是FIFO——First In First Out，先进先出队列。很多FPGA工程师入门时都写过同步FIFO，可一到异步FIFO就开始绕。其实把指针同步和满空判断想明白，它并没有传说中那么玄。这篇东西就按我自己的理解，把FIFO从原理到设计、从手写代码到IP核调用，完整捋一遍。
1. 先弄明白FIFO在电路里到底扮演什么角色
1.1 发送端和接收端节奏不一致，是FIFO存在的第一理由
数字电路里最常见的矛盾就是“两头节奏不一致”。比如数据源每个时钟周期都往总线放一个有效数据，接收端却不能每个周期都取走。最直接的解决办法是让发送端等接收端，握手嘛——发送端看接收端ready了再发。但如果发送端是外部芯片，协议固定，根本不会等你，比如OV7670，PCLK一到数据就出来，你不接数据就丢了。
这时候FIFO就像火车站排队通道。人从入口按自己的速度进来，从出口按另一拨人的速度出去，通道本身能暂时存人。只要通道容量足够大，进门速度和出门速度就算不同，也不会撞车。数字版FIFO存的是数据，入口叫写端口，出口叫读端口，容量用“深度×位宽”表示。位宽是每次存进去的数据宽度，深度是能存多少个这样的数据。一个深度16、位宽8的FIFO，相当于16个8bit寄存器排成一个环形队列。
1.2 队列、两个指针和满空标志
FIFO表面上看是个存储阵列，核心却是“写指针”和“读指针”两个计数器。
写指针指向下一次写入的内存单元，每写一个数据加1。读指针指向下一次读出的内存单元，每读一个数据加1。数据永远从写指针处写入、从读指针处读出。两个指针相等时，队列可能为空，也可能为满——区别在于谁追上了谁。所以硬件上要么用计数器记录当前队列里有多少数据，要么把指针扩展一位用来判断“追了一圈”。
我最喜欢拿环形操场打比方：写指针在前面跑，读指针在后面追。空状态是两人站在同一起点；满状态是写指针恰好追上读指针并超了一圈。你光看两人位置相同不能判断状态，必须知道谁跑得快、谁跑得慢，或者记录圈数差。这也是FIFO满空判断的原始逻辑。
除了存储阵列和指针，FIFO还必须给外部提供四个基本信号：写使能wr_en、读使能rd_en、满标志full、空标志empty。满的时候不能再写，空的时候不能再读。如果外部不管不顾继续读写，轻则丢数据，重则把旧数据当新数据读出来，时序上完全错乱。
2. 同步FIFO：一个状态计数器就能把读写管理好
2.1 为什么先写同步FIFO
同步FIFO指读时钟和写时钟是同一个时钟。两个指针在同一个时钟沿下更新，不存在跨时钟域问题。因此满空判断可以用最简单的方式：维护一个“队列内有效数据个数”计数器count。写入一个数据count加1，读出一个数据count减1，同时读写count不变。count等于0就是空，count等于深度就是满。
这种思路在实际工程里够用，因为同步FIFO中间的存储阵列本身是纯组合读或同步读，地址仲裁简单。很多简单场景下根本不需要上繁重的异步FIFO，一个同步FIFO加状态机就能搞定UART收发缓存、SPI数据打包这类功能。
2.2 计数器法：用count判断满空
计数器法的唯一缺点是count需要比地址宽一位。深度16，地址指针4位，但count需要5位，因为要表示0到16。虽然多耗几个触发器，但逻辑非常简单。实际综合时，工具会把count比较逻辑优化成与门树，开销并不大。
真正要注意的是“读写同时有效”的优先级。如果同一拍又写又读，队列数量不变，两个指针都要加1，存储阵列写入一个数据、读出另一个数据。如果写满或者读空，动作必须被抑制，否则count会溢出或者跑到负值。
2.3 可综合的同步FIFO Verilog代码
下面这个模块是我给初学者写的一个参数化同步FIFO，宽度和深度都可以改。深度建议用2的幂，因为地址回卷比较自然。
module sync_fifo #( parameter DATA_WIDTH = 8, parameter DATA_DEPTH = 16 )( input wire clk, input wire rst_n, input wire wr_en, input wire [DATA_WIDTH-1:0] din, input wire rd_en, output reg [DATA_WIDTH-1:0] dout, output wire full, output wire empty ); localparam ADDR_WIDTH = $clog2(DATA_DEPTH); reg [DATA_WIDTH-1:0] mem [0:DATA_DEPTH-1]; reg [ADDR_WIDTH-1:0] wr_ptr; reg [ADDR_WIDTH-1:0] rd_ptr; reg [ADDR_WIDTH:0] count; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin wr_ptr <= 0; rd_ptr <= 0; count <= 0; dout <= 0; end else begin case ({wr_en && !full, rd_en && !empty}) 2'b10: begin // 只写 mem[wr_ptr] <= din; wr_ptr <= wr_ptr + 1'b1; count <= count + 1'b1; end 2'b01: begin // 只读 dout <= mem[rd_ptr]; rd_ptr <= rd_ptr + 1'b1; count <= count - 1'b1; end 2'b11: begin // 同拍读写 mem[wr_ptr] <= din; wr_ptr <= wr_ptr + 1'b1; dout <= mem[rd_ptr]; rd_ptr <= rd_ptr + 1'b1; // count不变 end endcase end end assign full = (count == DATA_DEPTH); assign empty = (count == 0); endmodule这个写法用的是“寄存器输出”，写使能后数据在下一个时钟沿写入mem；读使能后dout在下一个时钟沿更新。也就是读侧天然有一个周期延迟。如果你的系统需要读使能后组合逻辑立刻看到数据，就得改成First-Word Fall-Through（FWFT）模式，或称为“读直通”，那是另一个变体。
2.4 满/空边界的处理逻辑
这个模块里，full和empty是从count比较出来的，属于组合逻辑。wr_en && !full表达的意思很清楚：即使外部wr_en拉高，满状态也会把写动作吃掉。同理rd_en && !empty会把读动作吃掉。所以外部状态机不需要特意等full拉低再停，只需要按自己的流程发读写命令，FIFO自己会做保护。
但要注意，组合逻辑的full/empty在时序分析中是一条组合路径。如果系统时钟很高，这种写法的时序余量可能不够。工程化一点的做法是把full和empty寄存器化，让外部逻辑看到的是打了一拍的满空标志。代价是“看到满”的一瞬间，FIFO其实还能再写一到两个数据。后续水线设计章节会专门讨论这个问题。
3. 异步FIFO：跨时钟域才是真正的硬骨头
3.1 异步FIFO难在“跨时钟域”
异步FIFO的读时钟和写时钟是两套独立时钟，频率不同、相位无关。两侧各自用自己的时钟驱动指针和读写逻辑。如果像同步FIFO那样用一个计数器管理数量，答案直接绝望：计数器到底由哪个时钟更新？更新时另一个时钟域怎么知道？所以异步FIFO不能共享计数器，必须把“队列里有多少数据”这件事放在两侧分别判断。
这立刻引出一个传统数字电路问题：跨时钟域信号需要同步器。一般做法是把信号打两拍，消除亚稳态传播。但麻烦的是指针通常在多个bit上同时变化，比如二进制从0111变成1000，四个bit全变了。如果把这个信号直接打两拍，采样到的中间值可能是0000、0100、1000任何一个，指针直接跳飞，满空判断一定出错。
3.2 二进制指针同步会踩到大坑
我不是吓唬你。二进制指针跨时钟域是典型的“多比特信号同步”错误示例。假设写指针是4bit二进制，从7跳到8，也就是0111到1000。在读时钟域打两拍时，读时钟采样到的那一瞬间，四个bit各自可能采到变化前或变化后的电平。如果采样结果变成0000，读侧认为队列空了，实际上里面堆了8个数据；如果变成1001之类的怪值，情况更糟。
所以异步FIFO的指针不能直接用二进制跨时钟域。解决方案是把二进制指针转换成格雷码再跨时钟域。格雷码的特点是相邻两个计数值只有1个bit发生变化，比如7的格雷码是0100，8的格雷码是1100，只有最高位翻转。这样无论同步器采样在哪一拍，采到的值要么是变化前、要么是变化后，绝不可能是第三个状态。格雷码本身不会消除亚稳态，但能把亚稳态的影响限制在1个bit上，配合打两拍就能让最终同步结果落在一个合法的格雷码值上。
3.3 格雷码指针和“最高两位取反”的满判断
二进制转格雷码公式很简单：
gray = (bin >> 1) ^ bin;一个宽度为ADDR_WIDTH+1的格雷码指针完全够用。ADDR_WIDTH是存储地址位宽，多加的最高位用来表示“是否转了一圈”。空判断最容易：读指针格雷码和同步过来的写指针格雷码完全相同，就是空。
满判断稍微绕一点。由于格雷码不是普通二进制，不能直接看“高位相反、低位相同”。正确做法是：写指针格雷码与同步过来的读指针格雷码比较，要求最高两位相反，其余低位全部相同。用代码表示：
assign full = (wr_ptr_gray[PTR_WIDTH-1:PTR_WIDTH-2] == ~rd_ptr_gray_sync2[PTR_WIDTH-1:PTR_WIDTH-2]) && (wr_ptr_gray[ADDR_WIDTH-1:0] == rd_ptr_gray_sync2[ADDR_WIDTH-1:0]); assign empty = (rd_ptr_gray == wr_ptr_gray_sync2);为什么是最高两位？因为格雷码每跨越半个满量程，最高位会翻转；指针跨越整个FIFO深度时，在格雷码里表现为高两位取反、低位不变。你不需要背结论，只要记住：空是全等，满是“高两位取反且低位相等”。
3.4 异步FIFO的核心结构和同步器配置
标准的异步FIFO分三个时钟域：写时钟域、读时钟域、双端口RAM。写侧产生写指针、写地址和写数据；读侧产生读指针、读地址和读数据。RAM是独立的双口RAM，写口由写时钟驱动，读口由读时钟驱动，读写互不干扰。
指针同步方向有两个：
- 写侧判断满，需要把读指针格雷码同步到写时钟域，所以读指针格雷码打两拍进入写时钟域。
- 读侧判断空，需要把写指针格雷码同步到读时钟域，所以写指针格雷码打两拍进入读时钟域。
这里有个重要现象：同步是延迟的。写侧看到的“读指针”其实是几个写时钟周期前的值，所以满判断偏保守，可能FIFO还没真正满，写侧已经看到满了；读侧看到的“写指针”同理，空判断也偏保守。正是这种保守，保证了不会发生“实际已满但仍然写入”和“实际已空但仍然读出”。宁可少用一点容量，也不能让数据写穿或读穿。
3.5 一个可参考的异步FIFO指针核心代码
完整异步FIFO代码比较长，核心骨架是下面这段。实际工程中，建议在完整模块里加入读写指针递增、双口RAM初始化、异步复位和两级同步器。
localparam ADDR_WIDTH = $clog2(DATA_DEPTH); localparam PTR_WIDTH = ADDR_WIDTH + 1; function automatic [PTR_WIDTH-1:0] bin2gray; input [PTR_WIDTH-1:0] bin; begin bin2gray = (bin >> 1) ^ bin; end endfunction // 写指针域 wire [PTR_WIDTH-1:0] wr_ptr_bin_next = wr_ptr_bin + 1'b1; wire [PTR_WIDTH-1:0] wr_ptr_gray_next = bin2gray(wr_ptr_bin_next); // 读指针域 wire [PTR_WIDTH-1:0] rd_ptr_bin_next = rd_ptr_bin + 1'b1; wire [PTR_WIDTH-1:0] rd_ptr_gray_next = bin2gray(rd_ptr_bin_next); // 读指针格雷码同步到写时钟域 always @(posedge wr_clk or negedge wr_rst_n) begin if (!wr_rst_n) begin rd_ptr_gray_sync1 <= 0; rd_ptr_gray_sync2 <= 0; end else begin rd_ptr_gray_sync1 <= rd_ptr_gray; rd_ptr_gray_sync2 <= rd_ptr_gray_sync1; end end // 写指针格雷码同步到读时钟域 always @(posedge rd_clk or negedge rd_rst_n) begin if (!rd_rst_n) begin wr_ptr_gray_sync1 <= 0; wr_ptr_gray_sync2 <= 0; end else begin wr_ptr_gray_sync1 <= wr_ptr_gray; wr_ptr_gray_sync2 <= wr_ptr_gray_sync1; end end assign full = (wr_ptr_gray == {~rd_ptr_gray_sync2[PTR_WIDTH-1:PTR_WIDTH-2], rd_ptr_gray_sync2[ADDR_WIDTH-1:0]}); assign empty = (rd_ptr_gray == wr_ptr_gray_sync2);注意，这里empty在读时钟域，full在写时钟域。两个标志分别属于各自时钟域的逻辑，使用时不能跨域直接采，否则又要重新同步。这是很多初学者抄代码时容易忽略的点：full信号只能给写时钟域的模块用，empty信号只能给读时钟域的模块用。
3.6 OV7670不带FIFO时的实际接法
回到开头的OV7670。这个传感器本身不集成FIFO，数据输出接口只有PCLK、VSYNC、HREF、D[7:0]这四组信号。PCLK是像素时钟，D[7:0]跟着PCLK变化，HREF拉高表示一行有效像素。把PCLK当作异步FIFO的写时钟，HREF当作写使能，D[7:0]当作写数据；接收端的系统时钟当作读时钟，图像处理模块按帧或按行去读，这就完成了跨时钟域数据缓存。
如果只需要缓存一行，FIFO深度做到一行像素数即可，比如640或者800。如果需要缓存整帧，FIFO深度要做到307200甚至更大，这时候BRAM资源会很紧张，不如直接用SDRAM/DDR控制器做帧缓存，FIFO只作数据缓冲用。
4. 从手写RTL到“开箱即用”：AXI Stream FIFO和IP核调用
4.1 为什么项目里多数时候直接用IP核
我接触过的FPGA工程，十个有九个用的是厂商自带的FIFO IP核，而不是手写异步FIFO。原因不是手写不出来，而是IP核把亚稳态处理、格雷码转换、复位时序、面积优化这些问题全部封装好了，还经过硅验证。你手写一个异步FIFO可能功能仿真通过，上板在极端温度或电压下可能偶发出错，排查代价远大于省下来的那点LUT。
但我不建议完全不知道原理就点IP核。IP核黑盒化后，一旦遇到仿真波形不对、上板满空标志异常，你连问题方向都猜不到。所以正确姿势是：先用小模块把同步FIFO推一遍，理解异步FIFO的格雷码思路，然后项目里放心大胆用IP核。
4.2 AXI Stream FIFO的配置思路
Xilinx Vivado里的FIFO Generator IP核支持几种接口模式。最常用的是Native接口和AXI4-Stream接口。Native接口就是裸的写使能、读使能、满空标志，适合自定义逻辑。AXI4-Stream接口适合接入AXI总线，或者让数据流带tvalid/tready握手。
如果选AXI4-Stream FIFO，核心信号是：
- s_axis_aclk：写侧时钟
- s_axis_tvalid / s_axis_tready：写侧握手
- s_axis_tdata：写数据
- m_axis_aclk：读侧时钟
- m_axis_tvalid / m_axis_tready：读侧握手
- m_axis_tdata：读数据
配置时最关键的一项是“Read/Write Clocking”：Common Clock（同步）还是Independent Clocks（异步）。如果你要接的是OV7670这样的异步源，必须选Independent Clocks，IP核内部会自动生成异步FIFO结构和跨时钟域逻辑。数据宽度和深度按实际需要填，深度一般选2的幂次，比如16、32、64、512、2048。能选BRAM或Distributed RAM，小深度建议Distributed RAM，大深度建议BRAM。
AXI Stream还多了tlast、tkeep这类信号。tlast标记一包数据的最后一个节拍，适合以太网包、图像行这种需要包边界的场景。如果你的数据流没有包概念，可以把tlast固定拉高，或者不接。
4.3 调用FIFO Generator后最容易翻车的地方
配置IP核看似简单，实际坑不少。
第一个坑是复位。FIFO Generator内部有复位同步逻辑，外部复位信号释放后需要等待几个时钟周期，内部状态才稳定。有些工程师在复位释放后立即写数据，结果发现第一个数据丢失，或者满标志提前拉高。解决方法是看IP核的datasheet，确认最小复位脉宽和复位释放后的稳定时钟数，按规范处理。
第二个坑是读数据延迟。Native FIFO有三种读模式：标准读、First-Word Fall-Through、和“Show-Ahead”。默认标准读模式下，rd_en拉高后下一拍dout才更新；FWFT模式下，第一个数据会提前出现在dout上，不需要读使能。很多人忘了配置模式，时序仿真一下对不上，还以为IP核坏了。
第三个坑是Almost Full/Almost Empty的latency。IP核里可以配置这些水线信号，但它们通常不是组合输出，而是相对某个时钟延迟一拍或两拍。外部逻辑不能假设almost full拉高后立刻停写就万事大吉，要把IP核设置的“Flag Latency”考虑进去，否则突发写数据可能在趋势判断期间溢出。
5. FIFO深度不是拍脑袋定的：突发计算与水线设置
5.1 一次burst攒多少数据：深度估算
FIFO深度定小了会溢出，定大了浪费BRAM。工程上最常用的估算场景是突发写，发送端连续发一段数据，接收端连续读但速率更慢。假设突发长度为B，写时钟频率为Fwr，读时钟频率为Frd，且读侧一直在读，那么深度至少为：
B - B * (Frd / Fwr) + 余量也就是突发期间写入B个数据，同时读侧已经读掉了大约 B * Frd / Fwr 个数据，剩余积压才是FIFO必须装下的。
举例：某IP核每收到一个触发就会一次性写出128个数据，写时钟100MHz，读时钟40MHz。按公式，至少需要 128 - 128 * 40 / 100 = 76.8，向上取整再加上两三个时钟的同步延迟，选128深度比较稳。如果读时钟和写时钟相差更大，比如20MHz，深度就要超过100。
还有一种情况是读比写快。这时候突发期间不会积压，但系统可能在某段时间内写侧长时间停，读侧把FIFO读空了，突然来一个大突发。这种场景要看“突发间隙”和“突发长度”，不能简单套公式。最怕的是平均速率读小于写、峰值瞬时读大于写，这时候FIFO深度由积压的最大值决定，而不是平均速率。
5.2 almost full / almost empty 水线怎么设
FIFO深度定了之后，满空标志只是最后一道防线。真正让系统稳定运行的，是almost full和almost empty这两个水线信号。
almost full的含义是“FIFO快满了，请提前停止写”。阈值不能设得太靠近深度，因为从almost full拉高到写侧完全停写，中间有组合逻辑延迟、寄存器同步延迟、外部状态机等待周期。假设这些延迟一共N个时钟周期，写时钟下每个周期能写一个数据，那么almost full阈值至少要比FIFO深度大N。比如深度256，N=4，阈值设252以上都能防溢出；如果链路长，N=10，阈值就要低于246。
almost empty同理，从almost empty拉高到读侧停止读取，延迟m个周期，阈值至少要大于m。如果水线设得太低，almost empty拉高时FIFO已经空了，读侧还是会读出垃圾数据。这一点在视频行缓存里尤其重要，因为丢失一个像素往往导致整行错位。
5.3 当深度预算撑不住时怎么办
有时候计算出来需要深度4096，但片内BRAM只剩两小块，塞不下。这时候别硬堆FIFO，先回头查传输协议。
如果允许用握手方式，可以把“无脑连续写”改成发送端遇满停一个周期，FIFO深度就能降下来。如果数据本身可压缩，比如图像数据做简单游程编码，也能省下不少容量。实在不行还能用两个小FIFO构成乒乓结构，一组写、一组读，交替切换。乒乓结构本质上把连续流切成了时间片，FIFO深度会被切分，实时性要求低一点的场合很常用。
6. 上板实测才看得见的FIFO坑
6.1 读空后的“垃圾数据”是怎么出现的
仿真里你也许不会遇到，因为testbench往往会严格等empty拉低再读。上板后外部状态机经常不管这套，或者因为读侧时钟和写侧时钟频率之间有抖动，empty信号刚拉低时数据其实还没稳定，读动作晚半拍就出问题。
典型症状是：输出数据流里偶尔插入旧数据，或者同一行像素重复。排查时首先要确认读侧有没有用valid信号。Native FIFO没有输出valid，只有empty，所以读侧必须自己记录“这一拍读出来的数据是否有效”。最保险的做法是把empty当作读valid的门控条件，读出来的数据只有在empty为低时才有效。如果读侧状态机是连续读的，应该等empty为低再拉rd_en，而不是rd_en一直拉高。
6.2 异步时钟约束：不写时序约束就是给自己埋雷
异步FIFO最容易复现的问题不是RTL逻辑，而是综合工具把两个无关时钟域当成同步路径去做时序分析，导致大量违规警告，甚至出现逻辑被过度优化。对于手写异步FIFO，RTL里跨时钟域的两条路径，也就是两组两级同步器，必须在约束文件里声明为异步时钟组或false path。
Xilinx工程里常用：
set_clock_groups -asynchronous \ -group [get_clocks -include_generated_clocks wr_clk] \ -group [get_clocks -include_generated_clocks rd_clk]这句话告诉工具，写时钟和读时钟没有相位关系，不要检查两组同步器之间的setup/hold。如果不加，工具可能会因为时序违规把同步器路径优化得乱七八糟。IP核内部已经处理好了这些约束，而你手写代码时一定要自己写，否则综合结果都是“看起来能用”。
6.3 复位和初始状态：上板与仿真不一致的头号原因
仿真器的复位信号往往从0时刻就拉低，然后被拉高，环境很理想。实际上，异步FIFO的复位信号在极短脉冲下可能不满足最小脉宽，或者复位释放时正好落在时钟沿附近，导致内部寄存器进入亚稳态。用IP核时，外部复位信号最好先经过同步器再进IP核的复位管脚；如果IP核对复位脉宽有要求，还要写一个复位延时逻辑。
我踩过的坑是：IP核配置成Independent Clocks后，写侧复位的释放时刻比读侧晚，结果FIFO里出现了一块“看起来有数据但实际是初始X态”的区域。后来把两侧复位都用同一个上位复位源同步到各自时钟域，并且拉长复位时间，问题才消失。
6.4 实测中几乎人人都遇过的FIFO数据错位
同步FIFO也有一类坑：读写指针回卷时，mem地址的bit变化不同步。其实同步FIFO只要地址是二进制计数，回卷从全1到全0，理论上也是多个bit变化，但因为同在一个时钟域，数据建立保持时间足够，不会出现跨时钟域那种采样错误。可如果你用了组合读地址或异步reset释放有问题，还是可能出现错位。
异步FIFO的数据错位更多是RAM读写时序不对。双口RAM写时钟域写入数据后，读时钟域要隔一定时间才能读到。如果读时钟域在写入后的同一个边沿立刻读，读出的可能是旧数据。最好的排查方法是把读写指针、mem读出的中间信号、dout逐拍拉进chipscope或逻辑分析仪，对比波形。看格雷码指针同步后是否差了一拍，比对着RTL看半天高效得多。
做FPGA越久，越觉得FIFO像数字电路里的“基础设施”。它不难，但细节特别多，一个同步器少打一拍、一个格雷码比较写错，都能让你在板子上抓一整天波形。我自己的习惯是：所有涉及跨时钟域的FIFO都优先用IP核，然后留出水线余量；所有手写FIFO都必须先过形式上的格雷码检查，再加异步时钟约束，最后才敢上板。这套流程看着保守，但实际项目里省下的时间远超多花的那一点设计功夫。
