简介：这份 Mentor 原理图与 PCB 设计教程以 PPTX 形式呈现，面向电子设计自动化领域的初学者与进阶工程师，帮助读者系统掌握 Mentor 软件从原理图创建到打包转 Layout 的完整流程。压缩包内仅含 1 个 pptx 文件，体积约 13.71MB，内容以图文并茂的幻灯片组织，便于按章节顺序学习与课堂演示。教程覆盖新建项目与中心库链接设置、图页增删与重命名、连接符与电源符等基本参数配置、颜色与字体样式调整、DRC 规则设定，以及封装打包后通过 Output 对话框检查错误并定位图纸问题等关键环节。目前已有 1206 人学习，适合需要快速上手 Mentor 原理图设计、理清设计验证与转 Layout 思路的读者参考，也可作为电子设计课程的辅助讲义使用。
1. 从一份课件到能跑通的板子：mentor原理图与PCB教程到底在讲什么
很多人第一次接触 Mentor（现在叫 Siemens EDA 的 Xpedition 系列，老版本叫 Mentor Graphics PADS 或 DXDesigner）时，都会卡在同一个地方：原理图画完了，网表导不进 PCB；或者 PCB 画完了，DRC 报了一堆看不懂的错。这份「mentor原理图&PCB教程.pptx」本质上就是解决这个断层的——它不讲半导体物理，也不讲信号完整性仿真，它讲的是从零到一把一张原理图变成一块能发出去打样的 PCB 的完整链路。
适合谁看？硬件助理、Layout 新手、以及从 Altium 转 Mentor 的工程师。如果你已经能熟练用 PADS 走线，但搞不清 DXDesigner 和 Layout 之间的网表同步逻辑，这份教程就是给你补那根断掉的筋。它解决的核心问题只有一个：让工具链跑通，让规则约束生效，让输出文件能被板厂直接吃掉。下面我按自己带新人的顺序，把这份课件里的关键路径拆成能复现的步骤。
2. 原理图到网表：DXDesigner 里必须做对的四件事
2.1 建库不是走形式：符号与封装的映射关系
Mentor 的原理图工具 DXDesigner 和 PCB 工具 Layout 之间，靠的是 Part Number 做桥梁。很多新手翻车就翻在这里：原理图符号画得再漂亮，如果 Part 里没有绑定 PCB 封装（Cell），导网表时直接报「No PCB Cell Found」。
我一般会先建一个最小库，只放三类东西：Symbol（原理图符号）、Cell（PCB 封装）、Part（把前两者绑在一起）。操作路径是 Library Manager → Parts → New，然后在 PCB Cell 栏里选对应的封装名。注意，Cell 的名字必须和 Layout 里实际存在的封装名完全一致，大小写敏感。
# 在 DXDesigner 的 Library Manager 里批量检查 Part 绑定情况 # 打开 Part 列表，逐项确认 PCB Cell 字段非空 # 常见做法是用脚本导出 Part 报告，筛选 PCB Cell 为空的条目上面这段不是可执行代码，而是检查逻辑。Mentor 的库管理界面里没有一键批量修复，我一般会导出 CSV 后手动筛。参数上，Part Number 建议用「项目代号_阻容值_封装」的格式，比如AUDIO_10K_0402，这样后期查错不用翻原理图。
2.2 网表导出的三个必调参数
原理图画完，点 Tools → Create Netlist。对话框里有三个参数最容易出事：
| 参数 | 推荐值 | 说明 |
|---|---|---|
| Netlist Format | Mentor Neutral | 兼容 Layout 的默认格式 |
| Use Part Number | 勾选 | 不勾会按 Symbol 名匹配，必错 |
| Output Directory | 项目根目录/netlist | 路径不要带中文和空格 |
导出后你会得到一个.net文件和一个.log文件。log 里如果出现Warning: Part XXX has no PCB Cell，别忽略，直接回库修。我见过太多人跳过 warning 硬导，结果 Layout 里少了一堆器件，查半天。
2.3 交叉标注与位号回注
原理图里器件位号（RefDes）默认是 R1、C1 这种顺序号，但 PCB 布局时可能需要按功能区块重排。Mentor 支持双向标注：在 Layout 里改完位号，回注到原理图。
操作是 Layout → Tools → Back Annotation，生成.bak文件，再在 DXDesigner 里 Tools → Forward Annotation 导入。注意，回注前必须关闭原理图，否则文件被占用会失败。这个功能用好了能省大量核对时间，用不好会把原理图搞乱，建议操作前先备份整个项目文件夹。
2.4 从网表到 Layout：第一次导入的完整命令
打开 Layout，新建一个 PCB 文件，然后 File → Import → Netlist，选刚才生成的.net。导入成功后，所有器件会堆在原点附近，用 Spread → By Part Number 散开。
# 这不是真实命令，而是 Layout 里等效的操作序列 # 1. File -> Import -> Netlist -> 选 .net 文件 # 2. Setup -> Display Control -> 打开所有层 # 3. Spread -> By Part Number -> 设置间距 100 mil # 4. 检查右下角状态栏的器件数量是否与原理图一致逻辑说明：导入网表本质是把原理图的连接关系映射到 PCB 的物理网络上。参数上，Spread 间距别设太小，否则器件重叠，后面选都选不中。如果导入后器件数量对不上，先看 log 里的Skipped条目，通常是封装名不匹配。
3. Layout 里的规则约束：别等 DRC 报错才想起设规则
3.1 层叠设置与阻抗要求
在 Layout 里，Setup → Layer Definition 是第一步。常见四层板结构：Top → GND → Power → Bottom。每层的厚度、介电常数按板厂给的参数填。如果走线有 50 欧姆阻抗要求，得在这里算线宽。
我一般会先问板厂要一份层叠模板，直接导入，省得自己算。参数上，FR-4 的 Er 取 4.2～4.5，铜厚 1oz 对应 1.4 mil。线宽和阻抗的关系不是线性的，微带线和带状线公式不同，Layout 里自带计算器，Tools → Impedance Calculator。
3.2 间距规则与网络类
Setup → Design Rules 里，先建 Net Class。比如把电源网络归为PWR，信号归为SIG。然后给每个类设间距：PWR 对 PWR 间距 10 mil，SIG 对 SIG 间距 6 mil。
# 伪代码：在 Layout 的规则编辑器里批量分配网络类 # 选中所有 GND 和 VCC 网络 -> 右键 -> Assign to Class -> PWR # 选中其余信号网络 -> Assign to Class -> SIG # 进入 Clearance 标签页，分别设置类间和类内间距逻辑说明：网络类的作用是让规则批量生效，不用一个网络一个网络地设。参数上，间距值别拍脑袋，查板厂的工艺能力表，普通板 6 mil 是安全值，HDI 可以到 4 mil 但价格翻倍。
3.3 布线前的 Fanout 与过孔选择
BGA 器件必须先 Fanout 再布线。Layout 里 Tools → Fanout，选 BGA 器件，设置过孔类型和逃逸方向。过孔一般选 0.3mm 孔径 / 0.6mm 盘径，太小板厂良率下降，太大占空间。
我习惯先 Fanout 再整体布局微调，因为 Fanout 后器件的引脚出线通道就固定了，再挪器件容易把线扯断。如果 Fanout 后 DRC 报「Via too close to pad」，把 Fanout 间距从默认的 10 mil 调到 12 mil 再试。
3.4 铺铜与散热过孔
最后一步是铺铜。Layout 里 Draw → Copper，选 GND 网络，画一个覆盖板框的矩形。然后右键 → Flood 填充。散热过孔在发热器件下方阵列放置，过孔间距 1.0～1.2mm，太多会削弱铜皮强度，太少散热不够。
注意，铺铜后必须再跑一次 DRC，因为铜皮可能和某些走线间距不足。如果报错，调整铜皮的 Clearance 值，或者手动挖开。
4. 避坑与排查：Mentor 工具链里最容易翻车的五个地方
4.1 网表导入后器件全堆在原点，Spread 也没用
现象：导入网表后，所有器件叠在一起，执行 Spread 命令没反应。 原因：器件的 Room 属性被设成了同一个值，或者 Layout 的自动展开功能被禁用。 解决：检查 Setup → Settings → General 里的Auto Spread是否勾选；如果勾了还不行，手动框选所有器件，右键 → Properties → 把 Room 改成None，再 Spread。
4.2 DRC 报「Silkscreen over Pad」但丝印明明没压焊盘
现象：DRC 报丝印压焊盘，肉眼看不出来。 原因：丝印线的线宽设得太粗，或者焊盘的实际尺寸比显示的大（阻焊开窗比焊盘大）。 解决：把丝印线宽从 8 mil 改成 6 mil；或者在 DRC 设置里把Silkscreen to Solder Mask的间距值调小。我一般直接看 3D 视图，比 2D 直观。
4.3 导出 Gerber 后板厂说缺钻孔文件
现象：板厂反馈压缩包里没有.drl文件。 原因：Export Gerber 时只勾了光绘层，没勾 NC Drill。 解决：File → Export → Gerber，在对话框里单独勾选NC Drill，并确保单位和格式与光绘一致（通常英制 2:4）。导出后自己用 CAM 工具打开看一眼，别直接发。
4.4 原理图改了，PCB 没同步，但 Forward Annotation 报成功
现象：原理图加了个电阻，回 PCB 找不到。 原因：Forward Annotation 时选错了.net文件，或者项目路径变了。 解决：确认 DXDesigner 和 Layout 打开的是同一个项目文件（.prj），重新导出网表，再导入。我习惯在文件名里带日期，比如audio_20250101.net，避免拿错。
4.5 铺铜后 DRC 报「Copper to Trace」但间距明明够
现象：铜皮和走线间距设了 8 mil，实际间距 10 mil，还是报错。 原因：铜皮的优先级高于走线，Layout 按铜皮的规则检查，而铜皮的默认间距可能是 12 mil。 解决：选中铜皮，右键 → Properties → Clearance，改成和设计规则一致的值。或者把铜皮的优先级调低。
5. 从能跑到好用：三个让 Layout 效率翻倍的进阶习惯
第一个习惯是建自己的模板项目。每次新建 PCB 都从零设层叠、规则、颜色，太浪费时间。我一般会把常用板厚、层叠、网络类、DRC 规则存成一个.pcb模板，新项目直接另存为。模板里连光绘设置都配好，导出时一键出 Gerber。
第二个习惯是用脚本做批量检查。Mentor 支持 Tcl 脚本，虽然学习曲线陡，但写几个常用检查很值。比如下面这个逻辑：遍历所有器件，输出位号、封装、坐标到 CSV，用来和结构图核对。
# 伪代码：导出器件坐标报告 # set fp [open "placement.csv" w] # foreach part [get_parts] { # puts $fp "[get_refdes $part],[get_cell $part],[get_x $part],[get_y $part]" # } # close $fp参数说明：get_parts返回所有器件，get_refdes取位号，get_cell取封装名。这个报告给结构工程师核对限高和位置特别方便，比截图快。
第三个习惯是导出前跑一次「制造检查清单」。我自己的清单有五项：线宽线距是否满足板厂能力、过孔是否盖油、丝印是否压焊盘、Mark 点是否放置、拼板是否留边。每项在 Layout 里都有对应的检查工具，花十分钟过一遍，比板厂退回重做省一周。
最后一个技巧是关于版本管理的。Mentor 的项目文件多且杂，我一般用文件夹按日期归档，比如20250101_v1、20250102_v2，每个文件夹里只放当次导出的 Gerber 和源文件。别依赖工具的 Undo，那个黑匣子救不了跨天的误操作。血泪经验：有一次改完规则忘了保存，直接导出，板子回来短路，查了两天才发现是规则没生效。从那以后，我养成了改任何设置后先 Ctrl+S 再操作的习惯。希望帮到你。
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