简介：这份资源面向FPGA与网络通信方向的开发者及学习者，提供一套千兆/百兆自适应以太网UDP传输的Verilog实现方案，可用于实时音视频、在线游戏等对低延迟要求较高的场景，帮助理解硬件级UDP协议栈的搭建思路。压缩包共19个文件，约69KB，以Verilog源码为主，辅以Vivado工程所需的xml、xci、tcl与xdc约束文件，覆盖GMII转RGMII、CRC32校验、FIFO缓冲、UDP收发控制及速率检测等模块，工程结构完整，便于直接导入综合与仿真。目前已有1301人学习下载，适合作为FPGA网络通信入门到进阶的参考工程。读者可从中获取速率自适应机制、UDP数据报封装与校验、跨时钟域FIFO处理等关键实现细节，并借助约束文件快速复现工程，缩短从协议理解到硬件落地的调试周期。
1. 千兆百兆自适应 UDP 传输：一块 FPGA 上跑通协商与回环
前阵子帮一个做工业相机的朋友看板子，现象很怪：同一份 FPGA 比特流，插在千兆交换机上跑得好好的，换到现场那台老百兆交换机上，UDP 包全丢，抓包工具连个 ARP 都看不到。问题不在协议栈，出在 PHY 协商和时钟切换上——千兆和百兆的参考时钟、SGMII/GMII 接口、FIFO 位宽全不一样，代码里只写死了一种模式。这份「千兆-百兆自适应以太网 UDP 传输」的 FPGA 工程，解决的正是这个场景：用 Verilog 写一套能自动识别链路速率、自动切换收发路径的 UDP 传输逻辑，跑在常见的 Xilinx 7 系或 Altera Cyclone 平台上，适合做视频流、采集卡、工控数据回传的开发者直接拿去改。它把 PHY 协商、时钟域处理、UDP 校验和、跨速率 FIFO 这几块最容易翻车的地方都摊开了，新手能照着跑通回环，熟手能看清状态机怎么切。
2. 架构拆解：从 PHY 到 UDP 栈的分层设计
2.1 自协商与速率检测的状态机
千兆和百兆的差异，第一层就体现在 PHY 接口上。千兆常用 SGMII 或 RGMII，百兆走 MII 或 RMII，参考时钟一个是 125MHz，一个是 25MHz。工程里没有用硬核 MAC 去猜，而是让 PHY 芯片自己完成自协商，FPGA 侧通过 MDIO 读寄存器拿到当前链路速率，再驱动后面的数据通路切换。
核心是一个speed_detect模块，它周期性发起 MDIO 读，解析 BMSR 和 PHY 特定状态寄存器的 bit。下面这段是状态机的骨架：
// speed_detect.v：通过 MDIO 读取 PHY 链路状态 localparam S_IDLE = 3'd0, S_READ = 3'd1, S_WAIT = 3'd2, S_DECODE = 3'd3; always @(posedge clk_25m or negedge rst_n) begin if (!rst_n) begin state <= S_IDLE; link_speed <= 2'b00; // 00=未知 01=百兆 10=千兆 end else begin case (state) S_IDLE: begin mdio_start <= 1'b1; // 发起一次读 state <= S_READ; end S_READ: begin mdio_start <= 1'b0; if (mdio_done) state <= S_WAIT; end S_WAIT: begin // 等 PHY 寄存器稳定，避免协商中途误判 if (wait_cnt == 16'd50000) state <= S_DECODE; end S_DECODE: begin // bit[5] 为 1 表示全双工，bit[4] 保留，速率看 bit[3:2] if (phy_reg[5] && phy_reg[3]) link_speed <= 2'b10; // 千兆 else if (phy_reg[5]) link_speed <= 2'b01; // 百兆 else link_speed <= 2'b00; state <= S_IDLE; end endcase end end这里的关键参数是wait_cnt。PHY 自协商完成到寄存器稳定有几十毫秒的抖动，如果读得太快，会拿到中间态，导致后面 FIFO 位宽切错。我一般会把等待计数设到 50ms 量级，具体按 PHY 手册的协商时间留一倍余量。link_speed输出给时钟选择器和数据通路，是整个自适应逻辑的源头。
2.2 双时钟域与跨速率 FIFO
千兆模式下 MAC 侧时钟 125MHz、8 位数据；百兆模式下 25MHz、4 位数据。两种模式的吞吐差 10 倍，不能简单用一个 FIFO 硬扛。工程的做法是：在 MAC 和 UDP 处理层之间放一个异步 FIFO，写侧跟着 MAC 时钟，读侧跟着内部处理时钟，FIFO 深度按最大帧长（1518 字节）留够，避免百兆下突发丢包。
// async_fifo_wrapper.v：跨时钟域缓冲，位宽随速率切换 wire [7:0] fifo_din = (link_speed == 2'b10) ? mac_data_8b : {4'b0, mac_data_4b}; wire fifo_wr = (link_speed == 2'b10) ? mac_valid_8b : mac_valid_4b; wire fifo_rd = udp_ready; assign fifo_width_sel = (link_speed == 2'b10) ? 1'b1 : 1'b0; async_fifo #( .DATA_WIDTH (8), .DEPTH (2048) // 至少覆盖一个最大以太网帧 ) u_rx_fifo ( .wr_clk (mac_clk), .rd_clk (proc_clk), .din (fifo_din), .wr_en (fifo_wr), .rd_en (fifo_rd), .dout (fifo_dout), .full (fifo_full), .empty (fifo_empty) );参数说明：DEPTH取 2048 是经验值，能放下一个 1518 字节帧加余量；如果做视频流，建议加到 4096 以上，防止百兆下背压传导到采集端。fifo_width_sel用来告诉下游当前是 8 位还是 4 位有效，下游做位拼接时不会错位。这里最容易踩的坑是 FIFO 满标志没接进背压逻辑，百兆下写侧比读侧快，几帧就把 FIFO 灌满，现象就是「千兆正常、百兆丢包」。
2.3 UDP 发送与校验和生成
UDP 层负责组包：加 IP 头、UDP 头、算校验和。校验和是纯组合逻辑，按 16 位累加再取反，注意处理进位回卷。工程里把发送状态机拆成IDLE → IP_HEADER → UDP_HEADER → PAYLOAD → CHECKSUM → SEND，每个状态推一个 16 位字。
// udp_tx.v：UDP 校验和累加（含伪首部） always @(posedge clk) begin if (tx_state == CHECKSUM) begin sum <= sum + {8'b0, payload_byte} + prev_byte; // 进位回卷：高 16 位加到低 16 位 if (sum[31:16] != 0) sum <= {16'b0, sum[15:0]} + sum[31:16]; end end assign udp_checksum = ~sum[15:0];参数上，伪首部要包含源 IP、目的 IP、协议号 17、UDP 长度，少一样校验和就错，接收端直接丢包。发送侧的目的 IP 和端口建议做成寄存器可配，方便上位机改。这里有个玄学问题：某些交换机对校验和为 0 的包处理不一致，如果算出来正好是 0，按 RFC 要写成 0xFFFF，代码里加个判断就行。
3. 跑通工程：仿真、综合与上板验证
3.1 仿真环境搭建与回环测试
拿到工程先别急着上板，跑仿真最快。工程一般带一个 testbench，用行为级模型模拟 PHY 和 MAC，把发送数据回环到接收端，比对收发是否一致。仿真里要覆盖两种速率：先让link_speed强制为千兆跑一遍，再强制百兆跑一遍，看 FIFO 和校验和是否都正常。
# 以 Vivado 为例，命令行跑仿真 vivado -mode batch -source sim/run_sim.tcl # 或直接用 iverilog（如果工程是纯 Verilog） iverilog -o udp_sim tb/udp_tb.v rtl/*.v vvp udp_sim仿真通过的标准是：发送 N 个包，接收端包数一致、内容一致、校验和无错。如果百兆下丢包，先看 FIFO 的full有没有拉高，再看读侧时钟是不是真的 25MHz。我一般会在 testbench 里加一个计数器，统计 FIFO 满的次数，满一次就报 warning，比事后抓波形快得多。
3.2 综合约束与引脚分配
综合前要确认时钟约束。千兆的 125MHz 和百兆的 25MHz 都要写进 XDC 或 SDC，否则时序报告里会出现大量未约束路径，上板后表现为偶发丢包。跨时钟域路径要加set_false_path或set_clock_groups，让工具别去优化异步 FIFO 两端的时序。
# timing.xdc：时钟与跨时钟域约束 create_clock -name clk_125m -period 8.000 [get_ports clk_125m_p] create_clock -name clk_25m -period 40.000 [get_ports clk_25m_p] set_clock_groups -asynchronous \ -group [get_clocks clk_125m] \ -group [get_clocks clk_25m]引脚分配按板子原理图来，RGMII 的 TX/RX 要成对约束，MDIO 和 MDC 别接反。常见翻车点是 RGMII 的 TXC 和 RXC 延迟没设对，千兆下能通、百兆下采样错位，现象是百兆收包全是错帧。解决办法是在约束里加set_input_delay/set_output_delay，或者用 IDELAY 原语微调。
3.3 上板验证与抓包
上板后先用回环模式验证：把发送口和接收口短接（或经交换机回环），用 Wireshark 抓包。千兆下应该能看到连续的 UDP 流，百兆下速率降到十分之一但包不丢。如果抓不到包，先确认 PHY 的 link 灯亮没亮，再用 MDIO 读寄存器确认协商结果。
# 用 tcpdump 在 PC 侧抓包，确认 UDP 端口和内容 tcpdump -i eth0 udp port 1234 -XX -c 10验证顺序建议：先确认 PHY 协商正确 → 再确认 MAC 收发包 → 最后确认 UDP 校验和。每一步都有对应的调试寄存器或 LED 指示，工程里一般会留几个debug_led输出当前状态，上板时先看灯再抓包，能省不少时间。
4. 避坑排查：速率切换与校验和的常见问题
4.1 百兆下丢包，千兆正常
现象：千兆链路跑满不丢，换百兆后丢包率随流量上升。原因通常是 FIFO 深度不够或背压没接。百兆下 MAC 时钟慢，但上游如果还是按千兆节奏灌数据，FIFO 很快满。解决：加大 FIFO 深度到 4096，并把full信号接到上游的ready，让发送侧等 FIFO 有空位再发。
4.2 校验和错误导致接收端丢包
现象：抓包能看到 UDP 包，但接收端应用收不到。原因多半是校验和算错，尤其是伪首部漏了协议号或长度。解决：在仿真里单独测校验和模块，用已知报文比对结果；注意校验和为 0 时按 RFC 写成 0xFFFF。
4.3 速率切换后数据错位
现象：从千兆切到百兆后，收到的数据字节顺序乱了。原因是位宽切换时没有对齐，8 位和 4 位的拼接边界错了。解决：在 FIFO 写侧用link_speed选择拼接方式，切换时先清空 FIFO，等link_speed稳定后再开始收发。
4.4 时序不收敛导致偶发丢包
现象：综合报告时序违例，上板后偶发丢包，温度一高更明显。原因是跨时钟域路径没约束，工具按同步路径优化。解决：加set_clock_groups -asynchronous，异步 FIFO 用厂商原语，别自己写跨时钟逻辑。
4.5 MDIO 读回值不稳定
现象：link_speed在千兆和百兆之间跳变。原因是 MDIO 读时序不对或等待时间不够。解决：按 PHY 手册确认 MDIO 时钟分频，读回后加去抖，连续读三次一致才更新link_speed。
5. 二次开发：改成自己的协议与多速率扩展
拿到这份工程，最常改的是三处：目的 IP/端口、 payload 格式、以及要不要加 ARP 或 ICMP。目的 IP 和端口一般做成寄存器，上位机通过 UART 或 SPI 配置；payload 如果是视频流，把 FIFO 读侧直接接到图像数据，注意行有效和帧有效的对齐。
如果要做多速率扩展，比如同时支持千兆和百兆以外的速率，思路是把speed_detect的状态机扩展成查表，link_speed位宽加宽，FIFO 位宽选择做成参数化。我一般会先把link_speed编码成独热码，后面每加一种速率只改译码表，不动数据通路。
验证方法上，除了仿真和抓包，建议加一个内建自测（BIST）模式：FPGA 内部生成递增数据，回环后比对，不依赖 PC 就能确认链路通不通。这个模式在产线测试时特别有用，插上网线看 LED 就知道好坏。
从那以后我每次改以太网工程，都强制先跑一遍百兆回环再上千兆，因为百兆下的时序余量最小，百兆过了千兆基本不会翻车。希望帮到你。
本文还有配套的精品资源，点击获取
