简介：《KiCad使用指南——开源的PCB设计工具eeschema2017》是一份聚焦 KiCad 核心原理图编辑器 Eeschema 的使用文档，面向硬件工程师、电子爱好者和 PCB 入门学习者，帮助读者理解并上手 PCB 原理图设计。压缩包共 1 个 PDF 文件，大小约 1.94MB，内容按手册章节组织，涵盖 Eeschema 简介与技术概述、鼠标/键盘/菜单三类基本命令、热键与快捷键、网格与缩放选择、光标坐标显示、顶部菜单栏、左右工具栏、弹出菜单与快速编辑，以及文件、首选项、帮助等主菜单的详细说明。读者可按目录定位功能，结合命令示例逐步熟悉原理图绘制、元件放置与编辑、视图控制等操作流程；尤其适合初学者按章节顺序边看边练，也方便有经验的设计师快速检索命令。目前已有 442 人学习，文档轻量便携，适合在 PCB 设计过程中随时查阅，也可作为 Eeschema 入门阶段的系统参考。
1. KiCad不是 Cadence 的平替：2017 年的 eeschema 手册到底告诉了我们什么
一提到开源 PCB 设计工具，大多数人第一反应是“免费、但能不能画板？”——如果手里正好有一份 2017 年的 eeschema 手册 PDF，你得先明白：这份文档讲的是 KiCad 4.0 时代的原理图编辑器操作逻辑，和今天 6.0/7.0 的界面有很大差异，但符号、网表、封装、PCB 这套底层工作流从 2017 年至今几乎没变过。这篇文章不带你逐页翻译那份 PDF，而是把它背后真正值钱的东西拆出来：装上哪个版本、怎么配置、如何用 eeschema 把一张可编译的原理图做完，以及在什么环节会摔跟头。无论你是给某课程作业画一块板，还是想在公司项目里试试替换商业 EDA，这套链路都能直接照做。
2. 装对版本才能跑顺 2017 工作流：安装选型与三层初始化
2.1 2017 年的文档对应哪个版本系列：先弄清楚再学快捷键
如果你手里的 PDF 标题带着 2017，那它大概率描述的是 KiCad 4.0.x 系列，也可能顺带提到 4.0.7 这个常见的小版本号改动。4.0 是 KiCad 从“画得出图”到“正经做产品”的分水岭：它补全了符号库管理系统、CvPcb 封装关联工具，还让网表生成稳定了不少。但 4.0 和 5.0 之后的界面差异非常大——4.0 里 eeschema 的工具栏还是经典风格，放置元件、连线、放网络标签的快捷键分别是A、W、L，到了 5.0 以后，部分快捷键和菜单布局重排过，新手如果对着旧 PDF 在 7.0 里按A，弹出的可能不是同一个对话框。
我一般会建议这样的策略：如果你的目标是复现 PDF 里的每一步操作，就在虚拟机里装一个 4.0.7 专门对照着学；如果你的目标是做完一块真实的板子，就装最新稳定版，把 PDF 当“概念书”看，操作细节查新文档。这样既不浪费资料，也不会被旧截图带到沟里。
从学习次序上看，KiCad 的完整流程是原理图 → 网表 → 封装关联 → PCB 布局布线 → Gerber 输出，eeschema 只是第一棒，但第一棒决定了后面所有环节能不能跑通。所以安装阶段不用急着装一堆插件，先把主程序和库装对。
2.2 安装时勾选的三类组件：符号库、封装库与 3D 模型库
KiCad 从 4.0 开始就把库拆成了独立的安装包，老版本里你装完主程序后还得额外用“库下载器”拉取符号库和封装库，很多新手装完发现元件库里空荡荡，就是漏了这一步。现在的安装器虽然把库集成进了主程序，但安装时依然有选项可以勾掉，建议保持默认全选，除非你的磁盘空间实在不够。
首次启动后，你需要确认三样东西存在：文件菜单下的“符号库管理器”里有完整的KiCad库列表，封装库管理器里能看到Package_*系列，以及 3D 模型目录指向了*.3dshapes。3D 模型库不是必备品，但如果你做完 PCB 想渲染一张效果图放进设计评审报告里，没有它就会看到一堆裸的方形封装。
还有个变量是库的更新渠道——现代 KiCad 可以通过插件与内容管理器直接下载社区库，我习惯在第一次装完后手动执行一次“更新所有库”，因为官方打包的库版本往往比仓库上的落后几个小版本，而社区库修 bug 的速度远快于大版本发布。更新后重启一次程序，确保库索引没有被锁住。
2.3 首次启动的三处设置：单位、网格与自动保存间隔
这三项配置决定了你后续的每一次操作手感，我建议在画第一张原理图之前就定好，不要画到一半再改。第一处是单位：KiCad 默认使用 mil，也就是千分之一英寸，老一代工程师习惯这种单位，因为很多芯片引脚间距就是 50mil 或 100mil 的整数倍；而新一代工程师更愿意用毫米，因为机械结构件尺寸大多以毫米标注。切到“偏好设置”里改单位不影响电路电气特性，但影响网格吸附和坐标显示，建议根据你之后要对接的结构工程师来定。
第二处是网格：原理图网格默认 1.27mm（50mil），这个值不要随意调小。网格太小会让元件脚看起来像浮在半空，连线两端不落格点时电气连接会断。PCB 编辑器里的网格经常需要在 0.25mm 和 1.27mm 之间切换，但原理图里我始终锁在默认值。
第三处是自动保存：在偏好设置里把自动保存间隔从 15 分钟缩短到 5 分钟。KiCad 的崩溃恢复机制不像商业工具那样成熟，尤其是老版本，一次闪退可能丢掉半小时的工作，这个开关是性价比最高的后悔药。
配置完成后顺手做一次“空项目测试”：新建项目、放置一个电阻、画一段线、生成网表，确认全流程没报错。花十分钟验证环境，比画到一半才发现库路径错了要划算得多。
3. 用 eeschema 画出可编译的原理图：四个核心操作
3.1 从空页到元件：放置、旋转与属性修改
打开 eeschema 后，第一件事不是急着摆元件，而是先确认页面大小：默认是 A4 横向，A4 适合小型电路，但如果你的板子有几十个芯片和上百个电阻，建议在页面设置里换成 A3 甚至 A2，不然元件堆在一起，后续连线时眼睛根本分不清网络。
放置元件的入口在右侧工具栏的“放置符号”按钮，快捷键A（4.0 习惯）；在弹出的符号选择器里，你可以按关键字过滤。放一个电阻就输入R，会出现R、R_US、R_Potentiometer等多个符号，新手常见的误区是随便挑一个就放下去，结果后面 PCB 封装关联时找不到匹配项。我的习惯是先输入元件的完整值，比如10k，再根据电阻类型选R还是R_US，前者是欧美风格直线符号，后者是日式矩形符号，选哪种无所谓，关键是整个项目保持一致。
放置时按R旋转、按X翻转、按E编辑属性，这三个动作是高频操作。属性表里最重要的字段是“参考编号”，比如R1、C3、U2；如果在复制粘贴元件时没有手动改编号，后面 ERC 会直接报重名错误，所以养成“放一个就改一个编号”的习惯，能省掉后面批量重命名的麻烦。
改属性还有个细节：数值字段里别带单位。比如电阻值写10k而不是10kΩ，这是因为原理图里的字符串会直接转移到 BOM 报表里，带单位会让采购同事抓狂。
3.2 电气连接三件套：连线、网络标签与电源符号
元件放好了，接下来是画连接。连线工具是右侧工具栏的“放置导线”，快捷键W。KiCad 的连线规则和绝大多数 EDA 一样：连线的端点必须在元件的引脚端点或另一个连线的端点上，而且必须在同一个网格点上。如果端点位置不对，线画过去时不会产生电气连接，但肉眼几乎看不出来。
这里我建议你先打开“显示网格”和“显示隐藏引脚”，前者帮助你让端点落在格点上，后者让你看清每个元件的未连接引脚，尤其对于多引脚芯片，看不见的电源和地引脚往往是后患。
连线之外，网络标签是第二重要的连接手段：放置网络标签的快捷键是L，点击一条连线，输入网络名，比如MCU_TX，另一张原理图里同样放置一个名为MCU_TX的标签，两张图就完成了跨页连接。网络标签是大小写敏感的，mcu_tx和MCU_TX是两个完全不同的网络，这也是新手最容易翻车的地方之一。
第三种连接方式是电源符号，在工具栏里选择“电源：VCC”或“电源：GND”。要注意 KiCad 里电源符号不只表示电压，它本身就建立了全局网络连接——你放置了三个 GND 符号，这三个引脚在电气上就是连在一起的，不需要额外连线。4.0 时代有个坑：电源符号如果选了“局部电源”类型，它的网络只在当前页面生效，混用时经常出现“为什么这个 GND 没接地”的疑惑，建议全程用全局电源符号。
连线时我会在每根线拐弯后按一下空格键，锁定线段方向，这样连出来的线都是垂直或水平的，不会有斜线，可读性高很多。
3.3 ERC 查错：把隐患挡在制板之前
画完一张原理图后，最重要的一步是运行 ERC，也就是电气规则检查。在菜单里选择“检查 → 电气规则检查器”，运行后你会看到错误和警告列表，像“引脚类型冲突”“未连接的引脚”“网络只有一个引脚”这些信息。
不要觉得 ERC 报错是程序在找茬，它每一条都有实际意义。比如“引脚类型冲突”是真问题：一片运放的输出引脚接到了另一片运放的输出引脚，这在逻辑上就是两个驱动源互相打架，制板出来大概率会发热甚至烧芯片。
有一种高频误报来自电源引脚：芯片的电源脚如果在符号里被定义为“电源输入”，而你用普通网络标签而非电源符号去连它，ERC 会抱怨“引脚类型 PWR_IN 连接到非电源网络”。解决方法是不要用标签去连电源脚，改用全局电源符号。如果你确实需要用特殊电压比如 3.3V，KiCad 的符号库里也有+3V3这样的电源符号，拉出来直接用就行。
还有一类“未连接引脚”的警告要分清情况：芯片的 NC 脚本来就该悬空，但 eeschema 里必须主动放一个“无连接标记”，快捷键Q，放在该引脚端点，ERC 才不会误报。这个标记也是给 PCB 阶段看的，没有它，后面的 DRC 也会把这个引脚当遗漏处理。
每次改完原理图都跑一次 ERC，比攒到最后一次性清错要轻松得多，因为很多时候错误是连环的，第一个错的元件会引发后面七八条假警报，清起来非常浪费时间。
3.4 导出网表与 BOM：给自己画的图一个交接文件
原理图画好、ERC 通过后，下一步就是导出网表。菜单路径是“生成 → 网表”，格式选择默认的KiCad格式，生成一个.net后缀的文件，它记录了所有元件实例和网络连接关系，是 PCB 编辑器读取原理图的唯一入口。
网表文件的扩展名看起来不起眼，但它是文本格式，你可以直接用记事本打开看结构，里面分了(components)和(nets)两段，前者列出所有元件编号、值和封装，后者列出每个网络的引脚成员。我强烈建议你导出一版后打开扫一眼，确认里面的元件数量和你画的图对得上，封装字段不是空值，网络名没有乱码——这一步提前发现了，后面 PCB 里才不用手忙脚乱。
BOM 表在同一个菜单下生成，格式选 CSV。KiCad 的 BOM 工具允许你自定义字段排序，我的习惯是把“参考编号”“值”“封装”“描述”四列按顺序输出，再把数量统计用脚本合并一次。有经验的工程师看到 BOM 首先检查单价和交期双高元件，其次才是数量对不对，这些工作要在原理图阶段打好基础。
导出完成后，做一次全流程验证：关掉原理图，重新打开项目，再生成一次网表，两次结果应完全一致。这能暴露文件没保存干净的问题，也能让你确认工程的自动保存没有丢节点。
4. 从原理图到 PCB：封装关联与布局布线的第一公里
4.1 CvPcb 批量关联封装：让每个符号都有真实焊盘
网表里的元件如果没有指定封装，PCB 编辑器打开时就是一堆空洞的飞线。在 KiCad 4.0 中，封装关联在独立的 CvPcb 工具里完成。打开 CvPcb 时它会加载网表和封装库，左侧列表是原理图里的元件，右侧是可选的封装列表，下方是 3D 预览和焊盘图。
关联的基本原则是“按真实器件选封装”。比如一个 0805 电阻，封装库里可能有R_0805、R_0603、R_1206等多个选项。新手常犯的错误是看名字差不多就双击确认，没有检查焊盘间距和器件实际尺寸。正确做法是把数据手册里的封装尺寸图调出来，和 CvPcb 里的焊盘尺寸做一次比对，间距、宽度、都得对上。
CvPcb 支持批量过滤：在封装过滤器里输入0805，会自动过滤出所有匹配项。对于同一类元件，选中多个元件后可以一次性指定同一个封装，这个功能在高密度板子里能节省大量时间。
还有一个细节：某些元件在原理图符号里已经有默认封装，比如常用的芯片和连接器，它们的封装字段不是空的。CvPcb 会默认保留原值，你不用动它。只有那些符号库里没有封装信息的被动元件才需要手动指定。
完成所有关联后，保存并关闭 CvPcb，回到 eeschema 再生成一次网表，这一步是为了把封装信息写进网表文件里，跳过它，PCB 里看到的封装还是空的。
4.2 读入网表后的布置：分区、对齐与飞线收敛
在 PCB 编辑器里导入网表后，第一眼看到的是一堆元件堆在板框旁边，飞线杂乱无章。这个时候不要急着拉线，先做物理分区。
分区策略按信号流来：电源模块放一角，主控放中心，接口器件靠板边，高速信号路径要短而直。KiCad 没有自动布局功能，但你可以用“群组”把同一功能模块的元件框选成一组，整体移动和旋转，这样在空间上先达成模块化。
摆放时留意元件方向：电阻电容的丝印标号方向尽量一致，这样人工检查时不用频繁旋转脑袋。芯片的去耦电容要尽量靠近电源引脚，这是布局阶段就要落实的，不是布线时补救的。
布局初步完成后，看飞线密度。飞线特别密集的区域说明元件跨模块混插了，调整元件位置直到飞线分布均匀，这个“飞线收敛”的过程做好，布线阶段会很顺手。如果某个网络飞线特别多，比如地网络，那是正常的，因为地要统一处理，通常最后覆铜解决。
KiCad 4.0 提供了“从现有板子更新”功能，当你回到原理图改掉一个网络名、加了一个元件后，不用重新导入，直接更新即可。但这个操作是覆盖式的，板子上已有的布线如果对应网络发生了变化，会被打断。改原理图前先想清楚，比事后清理现场要省力。
4.3 布线一轮与 DRC：线宽过孔的常用起点
布线阶段的第一件事是设置设计规则：在“设计规则”菜单里设置最小线距、最小线宽和过孔尺寸。我常用的起点是，一般信号线用 0.2mm 线宽，电源线用 0.5mm，地线如果走线而不是覆铜，用 0.5mm；过孔外径 0.6mm，钻孔 0.3mm。这些参数对应的是常规两层板工艺，普通制板厂都能做，不要一上来就挑战 0.1mm 线宽。
布线时打开“高亮网络”功能，比如点一下电源网络，所有电源引脚和焊盘都会高亮，这样走电源线时目标明确。KiCad 的交互式布线器支持推挤、拉线过程中自动切换层并打过孔，V键放普通过孔，这些操作熟练后布线速度能追上手绘板。
第一轮布线不求完美，先把所有网络连通，DRC 通过，再回来优化长度和过孔数量。这个策略防止你在单个网络上花太久，而忽略了全局连通性。
布完线立刻跑 DRC，重点是“未连接”“短路”“间距违规”和“钻孔到板边距离”。前面几项是电气问题，最后一项是加工问题：过孔太靠近板边会导致制板时孔壁破损。
DRC 报错处理原则：逐一读取报错坐标，右键跳转到对应位置，先看是不是封装焊盘报告太近、还是走线真的短路。KiCad 4.0 的 DRC 有时会因为一个圆角覆铜产生一堆虚报，要会分辨哪些是真问题，哪些是规则参数设得太苛刻。
5. 原理图与 PCB 阶段的高频翻车现场：现象、原因、处理
5.1 网络名大小写不一致，电源和地静默断连
现象：原理图 ERC 全部通过，网表生成无警告，但在 PCB 里某个芯片的电源引脚始终没有飞线，看起来像芯片没接电。
原因：KiCad 的网络名是大小写敏感的，VCC和Vcc是两个网络。如果你在电源符号上写的全局标签是VCC，另一个模块里用的是Vcc，那么这两个点理论上应该是同一个电源，实际却各连各的，ERC 并不会发现这种跨模块的名字差异。
解决：在 eeschema 里按L放置网络标签前，先建立一个统一的网络命名规范。比如电源域全部用大写VCC、VEE，地网络固定GND，把命名表写在纸上贴在显示器边框。导出网表后用文本搜索(Vcc和(VCC各查一遍，确认没有混用，再往下走。
5.2 连线端点不落格点，看起来连上实际断开
现象：原理图里一根线明显搭在引脚端点，ERC 却报该引脚未连接。
原因：在网格不是默认值的情况下，元件引脚端点没有落在格点上，而连线吸附在格点上，两者在图形上重叠，但坐标数值差了一丁点，KiCad 判定为未连接。
解决：回偏好设置确认网格是 1.27mm，然后框选整张原理图，把网格设为“元素”对齐，选中所有元件后执行“对齐到网格”。这个操作在工具栏里有入口，它会强制所有元件引脚落到最近的网格点，之后所有连线重画一遍，问题自然消失。
预防方法：放置元件后不要手动拖拽微调位置，让元件吸附在格点上；连线时不要用鼠标自由落点，所有转折点都按网格吸附。原理图里没有“看起来对齐就行”这回事，坐标对齐才是电气对齐。
5.3 改完原理图忘记更新 PCB，手工补线导致库文件错乱
现象：原理图里增加了一个下拉电阻，PCB 里没有出现，同事提醒后直接手工画了一段线和焊盘，结果 DRC 报短路，网表重新同步时又把手工线段当成违规清除。
原因：KiCad 的 PCB 编辑器和原理图是单向联动：PCB 必须从网表获得元件和连接信息。手工在 PCB 里加的线段不属于任何网络，重新读取网表时会被当杂物清理，这是个不可逆操作。
解决：从原理图到 PCB 的流程永远是从 eeschema 里生成网表，再到 pcbnew 里执行“读取网表”。PCB 里不要画任何原理图里不存在的网络。如果发现板子上缺东西，回到原理图补，再同步一次。
习惯：每次改完原理图后，保存 → ERC → 生成网表 → 进入 PCB → 更新 PCB → DRC，一口气做完，不要停在中间步骤。半同步状态是出各种诡异问题的温床。
5.4 封装焊盘尺寸对不上，手工焊接一碰就掉
现象：板子打样回来，某个贴片电阻焊盘明显比器件金属端小，手动焊接时器件放上去容易偏移，烙铁一碰就站不住。
原因：封装选择错误。0805 电阻选了 0603 的封装，焊盘间距和宽度都小一截，机械强度完全不够。
解决：CvPcb 关联封装时放大预览图，和器件手册里的封装图做重叠对比，重点看焊盘宽度是否比引脚宽出至少 0.2mm，左右两端焊盘内侧间距是否比器件本体窄一点，让器件能够架在两端焊盘上。
参数参考：0805 电阻本体宽约 1.25mm，焊盘宽度要到 1.5mm 才算牢固，焊盘长度 1.4mm。去耦电容和电阻选同规格封装没有任何问题，但功率稍大的电阻和磁珠就要加宽焊盘和增加铜箔散热面积，这是选封装时最容易被忽略的。
5.5 ERC 误报重复清不完，越改越烦，最后全部忽略
现象：ERC 列表里出现大量“引脚类型冲突”和“连接到非电源网络”的警告，新手逐个检查却看不出问题，最终选择忽略，结果制板后芯片发烫。
原因：最常见的来源是“电源符号的引脚类型”和“实际连接网络”对不上。比如你用+3V3电源符号连到了 5V 供电的芯片电源脚，ERC 会告诉你类型不匹配。另一种来源是某元件符号画得不规范，比如自定义符号里的电源脚被设成了 Passive 类型，导致 ERC 无法识别功率流方向。
解决：不要批量忽略任何 ERC 信息，先把警告按元件名排序，逐条看是哪个元件哪只脚报的，然后回 eeschema 修改正确的符号。如果你用的是标准库符号，报错大概率是你连错了；如果是自定义符号，去符号编辑器里把引脚类型改对，重新生成网表后 ERC 会安静下来。
本质：ERC 是原理图的编译期检查，这个阶段多花半小时，能避免 PCB 回来后的返工，不算浪费时间。
6. 用脚本把复查变成习惯：批量核对网表封装与 DRC 报告
到了这步，板子已经能投出去了，但我建议再花十分钟做一次自动化复查。KiCad 的网表.net文件是纯文本，可以直接用脚本解析。下面这段 Python 脚本做的事情是：读取网表，提取每个元件的封装字段，列出所有没有指定封装的元件，以及封装名里可能打错的拼写。
import re net_file = "project.net" with open(net_file, "r", encoding="utf-8") as f: content = f.read() # 只匹配 components 块 comp_block = re.search(r"\(components(.*?)\)\s*\(nets\)", content, re.DOTALL) missing_fp = [] fp_counts = {} if comp_block: parts = re.findall(r"\(comp \(ref (.*?)\) \(value (.*?)\) \(footprint (.*?)\)", comp_block.group(1)) for ref, value, fp in parts: if not fp.strip(): missing_fp.append(f"{ref} ({value})") else: fp_counts[fp] = fp_counts.get(fp, 0) + 1 print("=== 未指定封装的元件 ===") for item in missing_fp: print(item) print("\n=== 封装使用次数统计(前10) ===") for fp, cnt in sorted(fp_counts.items(), key=lambda x: -x[1])[:10]: print(f"{cnt:3d} {fp}")这段脚本的作用是把网表里“没指定封装”和“封装用得异常多”的元件揪出来。比如某个电阻你预期用 20 个，统计却显示 21 次，多半是有个元件串了位置。参数上正则表达式按 KiCad 网表的固定结构写了三字段抽取，如果你的网表版本里footprint字段为空字符串，说明 CvPcb 那步漏了，回原理图补上再生成一遍网表。不同版本的 KiCad 网表结构基本一致，这个脚本从 4.0 用到 8.0 都没改过主逻辑，只偶尔微调正则。
跑完脚本再看一眼 DRC 报告。KiCad 的 DRC 可以把结果导出为文本文件，我会用一条命令过滤出“未连接”和“短路”之外的所有项，因为这些项往往是规则参数设置导致的重复告警：
grep -v "无源元件\|未连接\|短路" drc_report.txt | head -30这条命令帮你把 DRC 报告里真正值得人工判断的条目显示出来。平时我会把 DRC 报告按日期存档，和上一版对比，看看有没有新增的告警，防止某个改动默默引入新问题。
有一次我在某图像处理 Demo 的板子上反复出现“间距违规”，排查半天发现是丝印层的参考编号离焊盘太近——这在制造上是合规的，但 DRC 把它当电气间距报了。这个教训让我意识到，工具报警首先去定位坐标，别凭记忆猜测。
KiCad 这套工具链真正让人放心的是，它所有中间产物都是文本文件，网表能查、封装能核、Gerber 能审，只要形成“原理图改完 → 重跑 ERC → 重新生成网表 → 回 PCB 同步 → 再 DRC → 比对上版告警”这套习惯，开源 PCB 设计的可靠性并不会输给商业工具。希望我这个流程能帮到你。
本文还有配套的精品资源，点击获取
