超高速ADC比较器ADCMP572：150ps延迟与8GHz带宽的工程实践

简介：这是ADI公司ADCMP572超高速比较器的官方数据手册PDF，适合硬件工程师、射频与高速信号处理开发者参考，用于快速掌握该器件的性能边界与电路设计要点。文档详细阐述了基于XFCB3 SiGe工艺的3.3V/5.2V单电源比较器架构，系统列出150ps传播延迟、80ps最小脉冲宽度、8GHz等效输入带宽、35ps典型输出上升/下降时间、10ps确定性抖动与200fs随机抖动等关键指标，并逐一说明过驱动/摆率散射、输入输出端接、可编程滞后、差分锁存控制等功能特性。应用层面覆盖时钟与数据恢复、自动测试设备、高速仪器、脉冲光谱学、医疗成像、线路接收器、阈值检测、峰值/零交叉检测等常见场景。该PDF资源共1个文件，大小529KB，内容结构完整，包含功能框图、引脚描述与参数表，便于直接对照进行选型评估和外围电路设计。目前已有127人学习下载，适合从事高速比较、信号调理相关工作的中高级工程师查阅。

1. 超高速ADC比较器：150ps延迟能解决哪些实际问题

做高速信号链路的人抽屉里通常有一堆比较器，但真正能把触发、恢复和阈值检测做到10Gbps量级的候选型号并不多。ADCMP572是一款基于XFCB3硅锗工艺的超高速ADC比较器，150ps传播延迟、80ps最小可分辨脉宽、8GHz等效输入带宽这几个参数放在一起，意味着它能处理10Gbps量级的NRZ信号而不至于吃掉整个时序预算。和普通比较器相比，它把输出相位反转、输入过驱动、片上端接这些容易翻车的细节都做了处理，加上差分锁存和电阻可编程迟滞，在时钟恢复、自动测试设备、高速仪器和脉冲光谱学这些场景里属于拿来就能用的器件。适合正在做高速采集、信号恢复或触发链路的工程师，也适合想弄明白超高速比较器参数到底怎么读的人。

2. 读懂ADCMP572核心参数：传播延迟、抖动和8GHz带宽的真实含义

拿到数据手册先别急着画板，AC参数表里每一行都对应一个真实的时序风险。这一章把几个最容易被误读的参数拆开讲。

2.1 传播延迟与分散性：先分清“快”和“稳定地快”

数据手册给的150ps传播延迟是有前提条件的：VCCI=3.3V、过驱动电压200mV。注意同一个器件的过驱动降到20mV时，延迟会变成165ps——这15ps的差值就是手册里的overdrive dispersion（过驱动分散）。很多人只盯住150ps这个数，忽略了比较器在不同输入摆率、不同过驱动下延迟会漂移，而系统抖动预算恰恰是被这部分吃掉的。

手册给出了几组分散性数据：摆率从2V/ns到10V/ns变化时延迟漂移小于15ps；脉宽从100ps到5ns变化时漂移约5ps；共模电压变化1V约引起5ps/V的延迟变化；温漂0.5ps/°C。我的处理习惯是：做时序预算时绝不把150ps当固定值，而是把过驱动分散15ps和摆率分散15ps都叠加进去，留出至少30ps余量。如果后级是建立时间很紧的触发器，这30ps往往是决定系统是否稳定的关键。

上升沿到下降沿的传播延迟不对称（prop delay skew）也是重点：手册标注200mV过驱动下约10ps，低过驱动时到15ps。这个参数直接决定占空比失真。做50%占空比的时钟恢复电路时，如果输入信号边沿不够陡，输出占空比就会明显偏离输入。

2.2 抖动指标DJ/RJ：200fs随机抖动的工程含义

ADCMP572给出的抖动指标分两层：确定性抖动DJ在4Gbps PRBS31–1码型下典型10ps，10Gbps时20ps；随机抖动RJ典型200fs rms。DJ主要由码间干扰、电源噪声和阻抗失配引起，是和码型相关的；RJ接近器件的热噪声本底，基本不变。

实际测试里RJ很容易被电源噪声淹没，很多人拿到200fs的指标就以为系统里随机抖动一定很小——这是误解。手册的RJ是在干净的电源、合适的端接下测得的，如果供电纹波大或者端接电阻离引脚太远，RJ会成倍恶化。我在调试中习惯先用BERT或高带宽示波器看直方图和浴缸曲线，确认DJ占主导还是RJ占主导。RJ主导时优先查电源和地；DJ主导时优先查端接、码型和信号完整性。

2.3 输入带宽与最小脉宽：它能“看见”多窄的信号

手册给出的8GHz等效输入带宽是基于20/80上升时间17ps的输入信号计算的，公式在表注里：BWEQ = 0.22/sqrt(trCOMP²−trIN²)，trIN是输入信号20/80过渡时间，trCOMP是比较器数字化后的有效过渡时间。理解这个公式比记住8GHz更重要——它说明等效带宽取决于你给它的输入信号质量，输入信号越慢，比较器实际表现的带宽越低。

最小脉宽80ps对应的是ΔTPD/ΔPW小于10ps的条件；如果要求延迟随脉宽变化小于5ps，最小脉宽是100ps。这意味着脉宽低于80ps的输入脉冲虽然有可能被触发，但延迟会明显变化，输出定时不可控。做窄脉冲检测时，我一般把脉宽阈值设在100ps以上，留出时序余量。这正是RSPECL和CML输出驱动能在12.5Gbps下保持大于50%输出摆幅的基础。

2.4 用等效带宽公式推算实际输入需求

这个公式工程上可以直接用来做前端评估。我在选型时常写个小脚本来算：已知手册给出的8GHz对应trIN=17ps，先反推trCOMP，再估算更慢输入信号下的等效带宽。

import math bweq_datasheet = 8.0e9 # 手册标注：trIN=17ps时，等效带宽8GHz tr_in_ref = 17e-12 # 20/80 上升时间 # 反推比较器自身的有效过渡时间 trCOMP tr_comp = math.sqrt((0.22 / bweq_datasheet) ** 2 + tr_in_ref ** 2) print(f"trCOMP ≈ {tr_comp * 1e12:.1f} ps") # 估算不同输入上升时间下的等效带宽 for tr in [15e-12, 17e-12, 25e-12, 40e-12, 70e-12]: if tr >= tr_comp: print(f"trIN={tr*1e12:.0f} ps -> 带宽受输入信号限制，需加前置放大/整形") else: bweq = 0.22 / math.sqrt(tr_comp ** 2 - tr ** 2) print(f"trIN={tr*1e12:.0f} ps -> BWEQ≈{bweq/1e9:.2f} GHz")

逻辑说明：这里先用手册条件反推比较器的固有上升时间，再代入任意输入信号上升时间求等效带宽，用于判断是否需要在前级加驱动。

参数说明：trIN必须是信号在过零附近的20/80上升时间，不能用10%到90%的数值，两个定义差不少。如果算出来带宽不足，说明比较器已经不是瓶颈，问题出在输入信号本身，常见做法是加一级宽带放大器或预加重电路。

3. 最小系统搭建：引脚、电源、端接与迟滞电阻的完整步骤

这一章按实际设计顺序走一遍：从引脚定义到电源、输入端接、输出端接，最后是迟滞电阻。照着做能少踩一半的坑。

3.1 引脚功能速览：16脚LFCSP上每个脚干什么

下面这张表是我设计时的速查卡。LFCSP封装本身散热好，但引脚间距小，手工焊接要控制好温度。

拿到开发板或自己画板时，我习惯先把第8脚和第9/12脚的关系确认一遍，ADCMP572的CML输出和ADCMP573的RSPECL输出对第8脚的要求不一样，接错了输出直流电平直接不对。

3.2 输入端接：50Ω片上端接与高阻模式的取舍

ADCMP572的两个输入脚VP/VN内部各有一个50Ω端接电阻，返回端分别是VTP/VTN引脚。默认用法是把VTP/VTN接到一个低阻参考电位，信号源只需按50Ω传输线设计，不需要在板子上再放并联端接电阻。这样做的好处是端接电阻离比较器输入级很近，反射和振铃都比外部端接小。

如果应用要求高输入阻抗，VTP/VTN可以悬空，此时对应输入的端接开路。输入偏置电流典型值−25µA（手册标注的是open termination条件下的值），这个电流需要外部提供直流通路，否则输入引脚会漂移。我的经验是：输入信号源本身是50Ω驱动时就启用片上端接；如果是高阻源比如光电二极管前端，就悬空VTP/VTN，同时在VP/VN外部各放一个合适阻值的下拉或偏置网络，确保共模落在手册范围内。

注意输入电压范围的限制：单3.3V供电时，VP/VN的有效范围是−0.2V到+1.2V；如果把VCCI提高到5.2V，范围扩展到−0.2V到+3.1V。超过这个范围但不超绝对最大值时输出不会相位反转，但比较精度会下降。

3.3 输出端接：CML和RSPECL两种输出怎么配

ADCMP572是CML输出，设计目标是直接驱动50Ω传输线，端接到3.3V到5.2V之间的电位。手册给的输出参数按终端到VCCO计算：VOH典型VCCO−0.05V，VOL典型VCCO−0.45V，输出差分375mV。CML比ECL/PECL族简单的地方在于正电源供电，不需要负电源，端接就是一把电阻到VCCO。

ADCMP573是RSPECL输出，端接要求是50Ω到VCCO−2V。这个条件容易糊涂：VCCO=3.3V时，终端就是1.3V。输出高电平约VCCO−0.98V，低电平约VCCO−1.35V，差分同样是375mV。RSPECL的好处是能和多种PECL逻辑族对接，坏处是这个−2V的端接电压需要额外产生，通常用电阻分压加运放缓冲，或者直接用一个低噪声LDO设到1.3V。

两种输出的端接电阻都要尽量靠近接收端而不是靠近比较器。高电平输出时CML输出管截止，电流主要靠端接电阻从VCCO往下拉，如果端接电阻远、走线电感大，波形上会看到明显的振铃。

3.4 迟滞编程：RHYS怎么选怎么调

比较器没有迟滞时，输入接近阈值会因噪声反复翻转，输出出现毛刺。ADCMP572的HYS引脚悬空时迟滞典型±1mV，基本等于没有。要加迟滞就在HYS引脚和GND之间接一个电阻RHYS，迟滞大小按手册Figure 7的曲线查。

我调迟滞的步骤是先不接电阻，测量比较器在目标阈值附近的输出毛刺幅度，估算需要多少迟滞；然后按曲线初选一个电阻值，焊上去后实测回差电压。电阻从几十欧到几十千欧的范围内调节，注意HYS引脚的绝对最大电压是−0.5V到+1.5V，所以HYS只能通过电阻接地或者悬空，不能直接接正电源。回差电压的测量方法很简单：输入三角波或正弦波扫过阈值，示波器看输出翻转的两个电平差。

4. 锁存、旁路与布局：让比较器稳定跑在10Gbps的实操细节

参数看懂了，端接也接对了，剩下的功夫在锁存时序和布局上。这一章是决定高速性能能不能发挥出来的关键。

4.1 差分锁存：LE/LE的时序边界

ADCMP572的锁存是差分控制的：LE和LE必须互补驱动。比较模式下LE=低、LE=高，输出跟随输入；锁存模式下LE=高、LE=低，输出保持进入锁存前的输入状态。手册给的锁存建立时间tS仅15ps，保持时间tH仅5ps，锁存使能的最小脉宽100ps，锁存到输出延迟150ps。这几个数字意味着锁存信号本身必须是高速差分信号，不能用一般的CMOS单端边沿去控制。

常见做法是用一个高速差分驱动器或者直接从FPGA的高速引脚输出差分对驱动LE/LE，并保证LE和LE的长度匹配走线。如果LE边沿太慢，锁存时刻会抖动，等效于在数据路径上额外引入了不确定性。另外注意LE输入范围的限制：ADCMP572要求LE输入在2.8V到VCCO+0.2V，差分幅度0.2到0.5V；ADCMP573的范围则是1.8V到VCCO−0.6V——两者不一样，不能照搬同一套驱动电平。

4.2 电源旁路与接地：150ps器件对Layout的要求

150ps传播延迟的器件，信号在FR4板材上1mm走线大约对应6.7ps时延。这意味着引脚旁5mm的走线差异就会吃掉将近一半的延迟预算。布局上VCCI和VCCO必须分开旁路，我通常每个电源引脚放两个电容：一个0.1µF的陶瓷电容紧贴引脚，一个1µF甚至10µF的钽电容稍远一点。接地引脚13和15直接连到地平面，不要在下面开槽。

输入输出走线按50Ω微带或共面波导设计，并且在输出端接电阻附近不要有大的过孔stub。差分输出对要等长、等间距，阻抗控制在100Ω差分。有人为了省事把Q和Q分别走两层，结果skew直接劣化——差分信号必须同层并行。

4.3 过驱动与输入保护：超出共模范围会怎样

手册明确写了“robust inputs with no output phase reversal”，意思是输入信号超过有效范围时，输出不会像普通比较器那样反向跳变。这是ADCMP572适合做阈值检测和触发的很重要原因——很多普通比较器在输入端过驱时输出会“假翻转”，触发电路跟着误动作。

但“不反转”不等于“随便接”。绝对最大额定值里输入电压不能超过VCCI+0.5V，差分输入不能超过±(VCCI+0.5V)，输入输出电流限制±1mA。做保护电路时，常见做法是在VP/VN输入端串一个几十欧到一百欧的电阻限流，再配合外部的肖特基二极管钳位到GND和VCCI。注意钳位二极管的结电容会降低输入带宽，如果信号本身没有过压风险，宁可不要加。

4.4 功耗与散热：LFCSP的θJA和结温估算

16脚LFCSP的θJA是70°C/W（静止空气），这个热阻并不小。ADCMP572在3.3V/3.3V供电时，器件功耗加端接功耗约140到165mW；5.2V/5.2V时为230到265mW。结温上限150°C，环境温度125°C时，5.2V供电下结温大约143.6°C，已经接近上限。如果产品要在高温环境长期工作，建议用3.3V供电并保证底部散热焊盘有良好的接地铜皮。

散热焊盘在电气上是隔离的，可以浮空也可以接地。我习惯接到地平面，一方面改善散热，另一方面避免悬浮铜皮引入噪声耦合。评估板如果没有底部散热窗，热阻会比手册值高不少，长时间高负载运行时要实测外壳温度。

5. 避坑排查：五个常见翻车点与对应处理方案

这一章写的是实际调试中见过的问题。现象、原因、解决按顺序写，方便拿着板子对照。

5.1 输出不翻转：先查锁存电平，再查输入共模

现象：输入信号明显超过阈值，但Q/Q保持不动，或者输出状态看起来“卡住”。

原因：多数情况是LE/LE没有处于比较模式——LE必须为低、LE必须为高。有人用单端信号只驱动了LE而把LE悬空，或者锁存信号毛刺把比较器锁存住了。另一个常见原因是输入共模电压超出有效范围，输入级饱和后输出不再随差分输入变化。

解决：第一步用万用表确认LE=低、LE=高；第二步把输入共模拉回手册范围，比如VCCI=3.3V时保证共模在0到1.2V之间；第三步用慢速三角波从阈值下方扫到上方，看输出是否翻转。这一步能快速区分是锁存问题还是输入饱和问题。

5.2 输出沿变差但输入信号正常：端接和探头是重灾区

现象：输入信号边沿很好，但输出上升/下降时间远超手册的35ps，甚至出现振铃。

原因：最常见是输出端接电阻没有靠近接收端，或者端接电压接错。RSPECL版本如果误把端接接到GND，输出管的工作点完全不对，波形就是一团糟。另一个原因是示波器探头负载太重——普通1MΩ探头电容几皮法，对35ps沿的信号来说就是个大电容。

解决：端接电阻放在接收端，CML端接到VCCO，RSPECL端接到VCCO−2V。测量时必须用有源差分探头或50Ω同轴直接进示波器，不要用无源探头去戳。还有一个经验：如果Q和Q的走线不等长，差分波形上会有共模残留，看起来就像上升沿变慢。

5.3 锁存时机不对：建立时间tS和保持时间tH怎么用

现象：锁存模式下输出偶尔锁错电平，或者输出数据比预期晚一个周期。

原因：输入信号相对LE边沿没有满足建立15ps、保持5ps的时序要求。锁存边沿太慢、或者LE/LE之间skew太大，都会把有效锁存窗口推到错误的输入状态。

解决：用高速示波器同时看输入和LE，测量输入过零到LE交叉点的相对时间。建立时间不够就提前发送锁存命令，保持时间不够就缩短LE脉冲宽度。LE/LE的差分走线必须等长，差分对内的skew要控制在2ps以内。

5.4 迟滞一调就失灵：RHYS引脚的三种错误接法

现象：HYS引脚接了电阻，但迟滞没有变大，或者输出出现周期性误触发。

原因：三种错误接法最常见——HYS接到正电源而不是GND；HYS走线太长，耦合了数字噪声；电阻值落在Figure 7曲线的饱和区，迟滞不再随电阻变化。

解决：HYS引脚走线尽量短，电阻一端直接接HYS，另一端就近接到地平面。调节时从小到大逐挡更换电阻，每挡实测回差电压。如果迟滞始终不变，先拆掉电阻测HYS引脚对地电压，正常应该接近0V，被拉高说明板上有漏电或错误连接。

5.5 供电顺序与压差：VCCI−VCCO超限会怎样

现象：上电后输出直流电平异常，或者器件工作一段时间后性能劣化。

原因：VCCI和VCCO如果来自不同电源轨，上电和掉电顺序不一致会让VCCI−VCCO瞬间超过绝对最大额定值−0.5V到+3.5V的范围，可能损伤输出级。

解决：最简单的方式是VCCI和VCCO用同一个电源轨供电。如果必须分开，加电源时序控制，保证两者压差始终在允许范围内，或者在两个电源之间加一个低导通压降的二极管防反灌。手册还允许VCCI和VCCO有±0.2V的差异，超出这个范围性能会受影响。

6. 验证与进阶：把手册参数变成可测量的设计余量

最后一章落到验证和两个进阶用法上，这套流程在每次改板后都会跑一遍。

6.1 一套可复现的验证流程

先搭最小测试环境：信号源输出边沿小于20ps的差分或单端信号，通过50Ω传输线接到VP，VN接阈值电压；输出端用高带宽示波器或BERT测量。第一步测传播延迟：输入过零到输出50%的时间差，对比手册的150ps。第二步测最小脉宽：把输入脉宽从200ps逐步缩小，观察输出幅度开始明显衰减的点，正常应在80到100ps附近。第三步测抖动：输入PRBS31–1码型，分别用示波器直方图和BERT浴缸曲线读RJ/DJ。如果手边只有示波器，至少要看输出眼图的交叉点宽度。

6.2 从比较器到峰值检测器：一个常用接法

ADCMP572的高带宽和差分锁存很适合做峰值检测：VP接输入信号，VN接一个小电容保持的阈值。当输入超过阈值时，比较器输出一个窄脉冲，脉冲后沿触发采样保持电路更新峰值。利用锁存功能还可以在一个时钟周期内“冻结”比较结果，供后级ADC或FPGA读取。

做这类电路时有一个容易忽略的细节：VN端的阈值电容要保持足够低的泄漏，否则阈值漂移会直接变成测量误差。电容选用C0G或聚丙烯材质，PCB上做局部铺铜屏蔽。

做完这些验证后，我习惯把三组数据留在设计文档里：实际传播延迟、最小可用脉宽、抖动测试值。记得有一次在某高速采集项目里，板子调试时锁存数据总是不稳定，查到最后是LE信号上升时间过长，换用差分驱动后问题立刻消失。从那以后，每次画板前我都会把手册的AC参数表打印出来，逐个对照时序预算和布线约束走一遍，这份原厂PDF也一直存在桌面方便随时查阅。希望帮到你。

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