AFD有源倍频器芯片设计全流程：从原理图到版图与测试

最近在做毫米波收发链路时，又把 AFD 芯片设计这个老话题翻了出来。我先说清楚，这里的 AFD 指的就是 Active Frequency Doubler，有源倍频器，它是把较低频的输入信号，通过晶体管的非线性效应搬移到目标高频，同时完成功率放大和频谱提纯的一种功能芯片。很多人第一次接触这个模块会觉得它不过就是个“频率翻倍器”，但实际上它涉及的芯片设计问题非常多：偏置点往哪放、谐波怎么端接、输出基波怎么抑制、版图对称性差一点会带来什么后果，这些都是实实在在要过的坎。

这篇文章不打算写成一页 PPT 式的概念堆砌，我会按自己完整跑过几轮项目的经验，从指标定义、拓扑选型、原理图设计、版图电磁仿真，到流片回测的常见问题，一条线捋下来。适合正在做射频集成电路设计的学生、刚入行的模拟/RF 工程师，以及需要和设计团队打交道的测试应用工程师参考。哪怕你目前只负责系统集成，看完也能知道倍频器芯片里哪些参数真正影响链路预算。

1. 认识 AFD 芯片：倍频器在射频链路里到底在干什么

1.1 它不只是“把频率翻一倍”这么简单

射频系统里有很多地方需要“低频信号换高频信号”。为什么不直接用一个高频振荡器呢？因为高频 VCO 做起来远比低频 VCO 痛苦：谐振腔 Q 值上不去，相位噪声恶化，调谐范围受限，功耗也难看。而低频段的晶振或者 DDS 又给不出毫米波频段的信号，或者给出来之后质量太差。于是倍频器就成为了一个非常务实的方案：先在低频段做出性能优异、相位噪声可控的信号，再通过倍频器把它搬到工作频段。

比如一个 24GHz 的雷达前端，如果直接从 24GHz 做 VCO，设计难度和成本都不小。更常见的做法是用 12GHz 左右的 PLL 输出，再接一级有源倍频器推到 24GHz。倍频器本身可以通过非线性产生产丰富的谐波，把二次谐波挑出来作为输出。这样，系统里对 VCO 相位噪声、调谐线性的要求全部落在较低的频段，整体链路的可靠性会好很多。

所以，AFD 芯片设计真正解决的不是“让频率变高”这个表面需求，而是“把低频段的高质量信号，高效地搬到高频段，同时保持信号纯度、功率和稳定度”。这也是为什么设计倍频器时要格外重视谐波抑制和基波泄漏，因为这些问题直接影响整个发射或接收链路的杂散指标。

1.2 有源倍频器与无源倍频器的选型差异

很多刚接触倍频器的人会问：用二极管做无源倍频不也一样能实现吗？确实能，但两者的适用场景差别很大。无源倍频器靠二极管等器件的非线性直接产生谐波，设计简单、不需要直流偏置，可是它本质上是一个有损耗的器件，需要较大的输入功率驱动，而且输出信号幅度往往明显小于输入基波。如果在系统里使用无源倍频器，前面通常还得加一个驱动放大器，后级还要考虑损耗补偿，链路预算压力会大不少。

有源倍频器则不同，它利用晶体管自身的非线性产生谐波的同时，还能提供增益，所以也叫倍频放大。输入驱动压力小，前级 PLL 或者 VCO 可以直接推动，整体集成度更高。现在大部分单芯片收发机里的 LO 链路，用的都是有源倍频器，就是因为它能把 VCO 输出直接倍频并放大，减少链路里的额外模块。

下面是我自己在方案选型时习惯用的对比表：

1.3 AFD 芯片设计要解决的核心矛盾

说到底，有源倍频器的本质是“谐波管理”。它要完成四件事：第一，把信号能量从基波转移到目标谐波上；第二，把基波和不需要的高次谐波抑制掉；第三，在目标频率上实现功率输出；第四，让输入输出接口都满足 50 欧姆系统习惯。这四件事里，最容易被低估的是第二件。

很多第一版流片回来的倍频器，输出功率和增益都达标了，但基波泄漏太严重，频谱仪上一看，输入端来的 12GHz 信号直接穿过去了，输出谱线比倍频分量还高。这就是设计时只想着“匹配二次谐波”，却忽略了基波端接造成的。简单来说，倍频器电路里的每一根传输线、每一个电容、每一个电感，都要明确它到底是让哪个频率通过、让哪个频率被短路或者反射。设计过程从头到尾都在做取舍，这也是 AFD 芯片设计比普通放大器设计更考验经验的地方。

2. 动手画图前，先把这些指标和拓扑想清楚

2.1 关键设计指标从哪里来

设计 AFD 芯片，第一步不是打开原理图编辑器，而是先看系统链路预算表。倍频器的指标很少是凭空定的，它一定来自上一级的驱动能力和下一级的输入需求。

首先看频率范围。比如系统要求输出 22GHz 到 26GHz，输入就是 11GHz 到 13GHz。这里要注意的是“相对带宽”，如果输出频率范围覆盖了整个频段，设计时就不能只用窄带匹配，要留出足够的余量。

其次是转换增益和输出功率。转换增益的定义是输出目标谐波功率减去输入基波功率，单位 dB。通常前级 VCO 输出大概在 0dBm 到 +5dBm 之间，而下一级混频器或者 PA 驱动可能需要 0dBm 到 +5dBm 的 LO 功率，所以 AFD 的转换增益一般在 0 到 6dB 就够用了。如果要求更高输出功率，靠单管倍频往往不够，就要考虑堆叠结构或者加一级输出缓冲放大器。

第三个关键指标是谐波抑制。这是“能不能过频谱模板”的核心。基波抑制通常要求 20dBc 以上，严重的时候要求 30dBc 以上。三次谐波、四次谐波也需要关注，因为它们可能在混频后落入其他频带，造成杂散。谐波抑制这项指标直接和输出网络结构、版图对称性相关，设计时不能只靠“相信仿真结果”。

还有一个容易被忽略的指标是相位噪声恶化量。理论上理想二倍频器会把输入信号的相位噪声恶化 6dB，因为相位噪声的频率偏移被搬移时，功率随频率按 20log(N) 的关系变化，N 是倍频倍数。实际设计里，由于有源器件的附加噪声、电源干扰和衬底耦合，测出来的恶化量往往比理论值多出 2dB 到 4dB。如果系统链路对这个恶化量很敏感，设计时就要特别关注偏置电路噪声和电源去耦。

2.2 拓扑选型：单管、平衡还是加缓冲

倍频器的拓扑选择，本质上取决于对“基波抑制”和“输出功率”的要求有多苛刻。

最简单的结构是单管倍频器。一个晶体管偏置到非线性区，输入基波，管子里产生各次谐波，输出网络把二次谐波挑出来。优点是功耗低、结构简单，缺点是基波抑制度有限，输出网络需要承担很重的滤波任务。如果系统要求基波抑制 20dBc 以上，单管结构往往需要加额外的陷波器或者滤波网络，面积和损耗都会上来。

我比较常用的是平衡式结构，也叫推挽结构。让两个晶体管工作在差动状态，输入基波相位相反，管子产生的偶次谐波同相，基波和奇次谐波反相。在输出端，基波互相抵消，二次谐波叠加增强。这种结构天生就对基波有抑制能力，是做二倍频器的利器。代价是输入需要 balun 或者差分驱动，版图对称性要求高，一旦两条支路不对称，基波抑制能力就会明显退化。

如果输出功率要求高，还可以在倍频核心后加一级缓冲放大器。缓冲级可以进一步放大输出功率，同时改善输出回波损耗，减少负载牵引对倍频核心的影响。但缓冲级也是放大器，它本身也可能产生非线性，设计时要保证缓冲级工作在合理的回退状态，否则它的三次谐波会重新污染输出频谱。

2.3 工艺怎么选：CMOS、SiGe 还是 GaAs

工艺选型这件事，直接决定了 AFD 芯片的可行性和性能天花板。我见过不少项目在选型阶段没想清楚，后期在输出功率和噪声之间反复挣扎。

CMOS 工艺的优势是集成度高、成本低，适合和基带、VCO、锁相环做在同一个 SoC 里。随着 FinFET 和 22nm 以下工艺的 fmax 不断提高，CMOS 做 30GHz 甚至 60GHz 倍频器已经很常见。但 CMOS 的击穿电压低，输出摆幅受限，想要大输出功率很困难。同时衬底损耗大，匹配电感的 Q 值不高，也会吃掉一部分效率。

SiGe BiCMOS 是我个人在毫米波 AFD 设计里更喜欢的选择。SiGe HBT 的 fmax 高、噪声低、线性好，而且异质结器件的击穿特性和电流驱动能力比普通 CMOS 更适合作射频功率输出。商用毫米波倍频器里，SiGe 方案占了很大比例，尤其是 5G 通信和车载雷达这类对相位噪声和输出功率都敏感的场景。

GaAs/GaN 则更多用于高功率、高频率的模块级设计，比如雷达发射链路的末级倍频驱动。它们的寄生小、耐压高，但集成度低、成本高，不适合做全集成收发机。如果项目目标是一颗单芯片收发机，设计时更应该优先考虑 CMOS 或 SiGe BiCMOS。

选型经验大致可以归纳成一句话：先问输出功率和系统集成度哪个更重要。输出功率和集成度都要求高，选 SiGe BiCMOS；成本敏感且频率不算太高，选 CMOS；只追求功率指标，不care单片集成，选 GaAs/GaN。

3. 从原理图到版图的完整设计与仿真流程

3.1 偏置点：倍频器性能的第一道关口

倍频器能产生谐波，靠的就是非线性。如果要它工作在“线性放大区”，输出信号里基本只有基波，根本玩不出倍频。所以倍频管的偏置点要往截止区或者C类方向压，让管子在输入信号的半个周期甚至更短时间内导通，漏极电流变成很窄的脉冲。脉冲越窄，谐波成分越丰富，但对应的基波增益也会下降，输出功率未必提高多少。这里需要找到一个折中点。

我第一版设计时通常先把管子偏置到 Class AB 靠近 B 类的位置，也就是 Vgs 略低于最大跨导点。先在仿真里确认倍频增益和输出功率是否达标，再逐步把偏置点往 C 类方向推，观察高次谐波变化和功耗变化。不要一上来就死磕深 C 类，那样稳定性问题和调试难度都会增加。

偏置电路本身也会影响相位噪声。偏置电阻的热噪声、偏置参考源的纹波，都会调制到载波上。设计时最好给偏置网络加一个 RC 低通滤波器，把高频噪声滤掉。对于毫米波倍频器，偏置走线不要和射频路径平行，避免耦合。

提示：如果流片回来发现输出几乎全是基波，第一件事先量栅极和漏极的直流工作点。很多时候不是因为匹配网络设计错了，而是偏置点根本不在非线性区，管子还在做线性放大。

3.2 输入输出匹配与谐波端接

倍频器的匹配网络设计，比放大器多了一个维度：放大器只管目标频率的匹配，倍频器必须同时管住基波、二次谐波、三次谐波。输入匹配当然是让基波能量尽量进入到管子里；输出匹配则要让二次谐波能高效传出去，同时把基波和三次谐波压掉。

输出侧对基波的处理最常见的做法是“短路端接”。因为基波是强信号，如果在输出网络里没有给它一个低阻抗路径，它就会乱窜，甚至通过反馈路径影响前面的管子。实际电路常用一个并联谐振支路，让基波频率谐振到低阻抗，或者用一段四分之一波长线把基波短路掉。片上实现时，通常用 LC 谐振实现，因为四分之一波长在毫米波频段依然太长。

三次谐波和更高次谐波也需要关注。一个实用的习惯是在输出匹配网络里设计一个带通特性，只在目标频段附近呈现匹配，对其他频率呈现失配或短路。仿真时可以分别观察基波、二次、三次在输出端口的阻抗落点，看它们是不是都在合理的“抑制区”。

匹配网络的另一个设计要点是带宽。谐波端接做得越尖锐，基波抑制当然越好，但可用带宽会收窄。如果系统要求输出覆盖整个 26GHz 频段，那就不能把 Q 值做太高。设计时通常需要借助 Smith 圆图在多个频点之间做折中，反复迭代几轮才能定稿。

3.3 仿真工具与分析方法

AFD 芯片设计的仿真不能只靠瞬态。倍频器是强非线性电路，瞬态仿真要收敛到稳定的周期状态非常慢，而且很难直接给出各次谐波的幅值。我习惯用谐波平衡仿真，也就是 Cadence SpectreRF 里的 Harmonic Balance 或者 PSS 分析。

仿真设置有几个关键点。分析频率要设置为输出频率，而不是输入频率。比如输入 12GHz、倍频输出 24GHz，那 Harmonic Balance 的基频就设成 24GHz，谐波次数设到 5 到 7，这样能覆盖到三次、四次甚至更高次谐波。输入功率扫描范围可以设从 -10dBm 到 +10dBm，观察输出各次谐波的变化曲线。

仿真结果里重点看几个量：输出二次谐波功率、倍频增益、基波抑制、三次谐波抑制、输入反射系数。同时也要看直流功耗，因为系统预算不会允许一个 100mW 的倍频器随便用。

稳定性分析必须做。有源倍频器本质上是一个带增益的电路，如果某些频带内出现了负阻，完全可能在工作中自激。仿真时除了看目标频段内的稳定系数 K 和 mu 因子，还要看看整个频带外的稳定性，尤其是低频段。低频稳定性问题在实际测试中很难排查，因为频谱仪默认只会扫目标频段，等发现输出信号混乱时，往往已经是好几级电路都被带偏了。

3.4 版图设计与电磁仿真

原理图仿真做的再好，版图这一步也能让性能掉下来 2dB 到 3dB。倍频器版图设计的核心是“对称”和“短路径”。

平衡式倍频器的差分支路必须严格对称。两边晶体管的版图样式、匹配电容的位置、到地过孔的数量，都要尽量保持一致。不对称不仅仅会劣化基波抑制，还会造成偶次谐波激励的不平衡，输出功率也会下降。我做过一次对比，人为把一边接地过孔少打几个，基波抑制直接恶化了 8dB 以上。

毫米波频段的匹配网络、电感和传输线，不能只靠原理图仿真来预估。电感的自谐振、临近走线之间的耦合、衬底损耗，这些都需要通过电磁仿真提取出来。现在常用的工具是 EMX 或者 HFSS 这类电磁场仿真器，把片上电感、传输线、焊盘都建进去，提取多端口 S 参数，再回到电路仿真里做联合仿真。

版图完成之后，流片前还要跑 DRC、LVS、天线效应检查，以及后仿真的 PVT 工艺角扫描。不要小看工艺角这个问题。TT 角下仿真达标了，SS 角下倍频增益可能掉 3dB，FF 角下谐波抑制可能变差。设计和系统讨论时，要明确保证的工艺角范围，不能只拿典型角的结果说事。

4. 流片回测与问题排查实录

4.1 倍频器不回片？先从这张检查单开始

流片回来第一次上电测试，看到的现象往往不是理想输出谱。我把最常见的几类问题和排查思路整理成了表格，方便直接照着排查。

4.2 相位噪声恶化超理论值时，先别急着怀疑电路结构

二倍频器的理论相位噪声恶化是 6dB，三倍频是 9.5dB。如果测试结果比理论值高出 3dB 以上，问题基本不在倍频核心，而在外围。

常见元凶有三个：电源噪声、偏置噪声、衬底耦合。电源噪声被有源器件调制后，会在输出相位上留下低频扰动，再经过倍频器的非线性加重。处理办法是加强片内去耦电容，尤其是靠近管子漏极的位置，要让射频电流环路尽量小。偏置噪声问题更多出现在片外偏置电路接入时，这时需要确认偏置源的滤波电容是否足够，滤波环路是否形成了额外谐振点。

分离这些原因的方法很简单：换一个极低噪声的外部偏置电源，或者给电源加额外的片外滤波，再重新测相噪。如果改善了，说明问题肯定不在管子和匹配本身。

4.3 测试台上的几个实用习惯

最后分享几个测试 AFD 芯片时的操作习惯，都是我自己踩过坑之后养成的。

上电顺序上，先加直流偏置，确认每个端口的 DC 工作点都和仿真对得上，再加射频输入。如果直接加射频信号，管子还没进入正常静态工作点，可能瞬时过压，也可能在错误的工作点里振荡。

扫频谱时一定先看宽频段，比如从几百MHz 一路扫到输出频率的五倍频以上。倍频器里那些高次谐波产物，可能落在你完全没预想到的位置。如果只盯着目标输出频点，漏掉一个很强的三倍频分量，后面做系统集成时它就成了杂散源。

探针台测量要校准到探针尖平面，尤其是毫米波频段，同轴线和探针的损耗对幅度准确度影响很大。开短路负载校准做完后，可以再用一个标准直通件验证一下系统损耗，确认测试环境本身没有在高频段引入意外的谐振。

另外，多测几只裸片再做结论。单片倍频器性能不代表整个工艺角，至少测三只以上，看一致性。如果不同裸片之间输出功率差异超过 1.5dB，版图里的对称性和金属密度问题就要重新审视。

5. 给新人的一点实际建议

如果让我总结这个项目最值得记住的经验，不是哪一条具体的匹配公式，而是“不要急着跳过版图和 EM 仿真”。AFD 芯片设计里，原理图仿真往往显得一切都很美好，增益够、谐波抑制够、功耗漂亮，但到了流片回来，所有问题几乎都出在版图寄生和不对称上。早一点在流程里加入电磁仿真，早一点做后仿工艺角扫描，后面测试阶段能省下几周甚至一个月的时间。

另一个让我印象深刻的教训是：提测之前，先确认裸片上的直流工作点完全正确，再去扫频谱。如果管子偏置错了，后面看再多频谱图都是浪费时间。这种基础工序听上去老生常谈，但实际项目里因为赶进度跳过这一步，然后拿着异常测试结果争论好几个小时的情况，我并不少见。

AFD 芯片设计这个方向，真正的门槛不在公式和软件操作，在于对“谐波怎么流、往哪流”有没有直觉。多流几次片、多碰几次频谱仪上的意外峰，这个直觉就会慢慢长出来。如果你也正在做有源倍频器，希望这篇整理能帮你把前期设计到回测验证的路径看得更清楚一些，少走几段我走弯过的那条路。