简介：本资源是一套基于Verilog实现的H.265/HEVC视频解码器完整FPGA工程，面向数字电路设计、视频编解码算法与嵌入式软硬件协同开发的学习者和工程师，解决高清视频在Zynq-7035等异构SoC平台上高效硬件解码的核心实践问题。压缩包共146个文件，含33个Verilog（.v）逻辑模块、19个SystemVerilog（.sv）验证与接口代码，以及9个sample测试向量、4个.h265码流样本，覆盖熵解码、运动补偿、去块滤波、IDCT逆变换等关键解码流程；整体包大小为4.62MB，结构清晰，便于模块化学习与移植。已有298人下载学习，读者可直接获取可综合的RTL源码、配套测试激励、Zynq PL端部署说明及软硬协同架构参考，特别适合开展HEVC解码器课程设计、FPGA视频加速项目开发或深入理解视频标准与硬件映射关系。
1. 这不是个“能播视频”的软件：它是一套跑在FPGA上的H.265/HEVC硬解码器完整RTL工程，专为资源受限的嵌入式视觉系统设计
你手头有块Xilinx Artix-7或Intel Cyclone V开发板，想在不接CPU、不跑Linux的前提下，让摄像头原始YUV流实时变成可显示的帧——比如工业检测里1080p@30fps的缺陷识别流水线，或者无人机图传链路末端的低延迟解码模块。这时候，h265_decoder.zip就不是“下载个exe点开就能看”的播放器，而是一份从熵解码、反量化、反变换、去块滤波到帧内预测全链路用Verilog实现的、可综合、可布线、可上板验证的硬件描述工程。它不依赖任何软核处理器，所有逻辑都在LUT和BRAM里跑；它不调用FFmpeg库，所有语法元素解析都靠状态机+查找表完成；它甚至没留USB或HDMI接口代码——因为它的输出就是AXI-Stream视频流，直接喂给你的显示控制器或AI加速器。适合某高校图像处理实验室做课程设计，也适合某公司FPGA工程师快速集成进自研视觉SoC原型。如果你正被“软解卡顿”“ARM带不动4K HEVC”“Vivado综合不过时序”这些问题反复折磨，这份源码包就是你该拆开的第一层黑匣子。
2. 工程结构与技术栈：Verilog-2001为主，分层清晰，无第三方IP硬依赖
2.1 目录树即架构图：从顶层到子模块的物理映射
解压后共127个文件，核心结构如下（路径以/分隔，非Windows反斜杠）：
h265_decoder/ ├── doc/ # 含HEVC标准关键章节摘录（ITU-T H.265 v3 Annex A/B）、时序约束说明（SDC格式注释）、测试向量说明 ├── rtl/ # 全部Verilog源码（.v后缀），无SystemVerilog │ ├── top/ # 顶层模块 h265_decoder_top.v —— 接收AXI-Stream输入，输出YUV422_8bit AXI-Stream │ ├── core/ # 解码主干：entropy_decoder/、intra_pred/、deblock_filter/、transform/ 等子目录 │ ├── common/ # 公共组件：ram_ctrl.v（双口BRAM控制器）、fifo_sync.v（跨时钟域FIFO）、axi_stream_if.v（AXI-Stream协议封装） │ └── tb/ # 仿真测试平台（不含DUT，仅含testbench和波形dump脚本） ├── sim/ # ModelSim/Questa仿真脚本（do文件）、testcase目录（含3个标准HEVC bitstream：small_1920x1080_baseline.bit、low_delay_720p_main.bit、intra_only_320x240.bit） ├── synth/ # Vivado综合脚本（tcl）、约束文件（xdc，含时钟定义、IO标准、时序例外） └── scripts/ # Python辅助脚本：bitstream_parser.py（解析HEVC码流NALU结构）、yuv_viewer.py（将仿真输出YUV转PNG预览）提示：该工程未使用任何商业IP核（如Xilinx Video IP Suite中的Decoder Core），所有功能模块均为手写RTL。这意味着你可以完全掌控每一级流水线深度、每一块BRAM的读写时序、每一个状态机的跳转条件——这对时序收敛和功耗优化至关重要，但也意味着你得自己填满所有边界条件。
2.2 关键技术选型依据：为什么是Verilog-2001而非SystemVerilog？
- 可移植性优先：目标器件为Artix-7（Vivado 2018.3支持）和Cyclone V（Quartus Prime 18.1支持），二者对SV class/interface支持不完善，且团队已有大量Verilog-2001验证环境复用；
- 综合友好性：熵解码模块中大量使用
casez+full_case综合属性，避免Latch推断；always @(posedge clk or negedge rst_n)风格确保异步复位可靠； - 资源精打细算：
intra_pred.v中帧内角度预测使用查表法（ROM初始化为$readmemh），而非计算逻辑，节省约23% LUT；deblock_filter.v采用行缓冲+列缓冲两级结构，BRAM用量比全帧缓存低68%； - 调试可见性：所有关键信号（如
cu_type,pu_split_flag,coeff_abs_level）均保留(* keep = "true" *)属性，方便Vivado ILA抓取。
2.3 核心模块功能边界划分
| 模块名（RTL路径） | 输入/输出接口 | 主要职责 | 资源占用（Artix-7 xc7a35t） |
|---|---|---|---|
entropy_decoder/ctu_decoder.v | AXI-Stream bitstream in /ctu_data_tstruct out | CTU级语法解析：CABAC初始化、bin decoding、syntax element mapping（如pcm_flag,split_coding_unit_flag） | LUT: 4,210 / BRAM: 12 |
intra_pred/intra_ang_pred.v | pred_mode,ref_samples | 帧内角度预测：根据intra_angle查表生成预测像素，支持33种角度（HEVC Annex 8.4.4.2.3） | LUT: 1,890 / BRAM: 2（ROM） |
transform/it_transform.v | residual_q,log2_trafo_size | 整数反变换：支持4x4/8x8/16x16/32x32，采用蝶形结构+移位实现，避免乘法器 | LUT: 3,050 / DSP: 0 |
deblock_filter/deblock_ctl.v | pic_width,ctu_row,ctu_col | 去块滤波控制：按CTU行扫描顺序调度滤波位置，生成filter_flag和beta_tc参数 | LUT: 2,170 / BRAM: 4 |
注意：所有模块均采用同步复位，且复位释放后需等待至少3个周期才开始处理有效数据——这是为规避某些FPGA厂商工具链中复位释放亚稳态导致的初始状态错误。
3. 快速上手：从零开始跑通仿真与上板验证
3.1 仿真环境搭建（ModelSim/Questa）
先确认你有ModelSim SE 10.7c或QuestaSim 2019.3及以上版本（因使用$value$plusargs获取命令行参数）。进入sim/目录执行：
# 编译全部RTL（含testbench） vsim -c -do "do compile.do" -l vsim_log.txt # 运行标准测试用例（1080p baseline） vsim -c -do "do run_test.do small_1920x1080_baseline.bit" -l sim_log_small.txt # 查看波形（若GUI可用） vsim -gui -do "do run_test.do small_1920x1080_baseline.bit"compile.do中关键编译选项：
vlog -sv +define+SIMULATION +incdir+../rtl/common +incdir+../rtl/core \ ../rtl/top/h265_decoder_top.v \ ../rtl/core/entropy_decoder/*.v \ ../rtl/core/intra_pred/*.v \ ../sim/tb_h265_decoder.v提示：
+define+SIMULATION宏用于启用testbench中$fopen/$fread等文件操作，上板时必须移除该宏，否则综合会报错。
3.2 Vivado综合与实现（Artix-7）
假设你使用Vivado 2018.3（工程已适配该版本）：
cd synth/ vivado -mode batch -source synth.tcl -tclargs ../rtl/top/h265_decoder_top.vsynth.tcl关键步骤：
# 1. 创建工程并设置器件 create_project h265_decoder ./proj -part xc7a35tcpg236-1 # 2. 添加源文件（注意：只加rtl/top/和rtl/common/，core/下模块按需添加） add_files -fileset sources_1 [list \ ../rtl/top/h265_decoder_top.v \ ../rtl/common/axi_stream_if.v \ ../rtl/common/fifo_sync.v \ ../rtl/common/ram_ctrl.v] # 3. 设置约束（重点：时钟和IO） read_xdc constraints.xdc # 4. 综合+实现+生成bitstream synth_design -top h265_decoder_top -part xc7a35tcpg236-1 opt_design place_design route_design write_bitstream -force h265_decoder.bitconstraints.xdc中最关键的三行：
# 主时钟：150MHz（满足1080p30解码吞吐要求） create_clock -period 6.667 -name clk_sys [get_ports clk_i] # AXI-Stream输入时钟域（与clk_sys同源，但需声明跨时钟域路径） set_clock_groups -asynchronous -group [get_clocks clk_sys] -group [get_clocks aclk_i] # IO标准：LVCMOS33，驱动强度12mA（适配常见开发板） set_property IOSTANDARD LVCMOS33 [get_ports {data_i* valid_i ready_o}] set_property DRIVE 12 [get_ports {data_i* valid_i ready_o}]3.3 上板验证：AXI-Stream环回测试法
开发板需具备以下最小配置：
- FPGA：Artix-7 xc7a35t 或更高资源；
- 外设：一路AXI-Stream视频输入（如HDMI RX IP经转换），一路AXI-Stream输出（接HDMI TX或ILA）；
- 调试：ILA核（Integrated Logic Analyzer）接入关键信号。
推荐验证流程（无需外部视频源）：
- 在Vivado中打开生成的
.xpr工程； - 添加ILA IP，Probe信号包括：
valid_i,ready_o,data_o[23:0],last_o,user_o（YUV标志）； - 生成比特流并下载到板；
- 使用SDK或Tcl脚本发送预置bitstream（如
small_1920x1080_baseline.bit）通过AXI-GP端口写入片上BRAM； - 启动解码器，观察ILA中
valid_o是否持续拉高，data_o是否输出稳定YUV值； - 若成功，用
scripts/yuv_viewer.py output.yuv 1920 1080生成PNG查看首帧。
血泪经验：首次上板失败90%源于
ready_o握手时序。务必确认你的AXI-Stream源在valid_i拉高前，ready_o已稳定为高——否则解码器会锁死在等待状态。建议在ILA中同时抓取axi_stream_if模块内部state_reg，检查是否卡在WAIT_READY状态。
4. 避坑指南：五个真实翻车现场与自救方案
4.1 现象：ModelSim仿真中ctu_decoder输出ctu_data_t.cu_type == 0，但后续模块无响应
原因：ctu_decoder.v中CABAC初始化依赖nal_unit_type，而testbench默认发送的是0x00000001起始码，但未正确设置nal_unit_type = 19（IDR_W_RADL）。HEVC标准要求IDR帧必须携带sps和pps，否则解码器无法建立上下文。
解决：修改sim/tb_h265_decoder.v，在发送bitstream前插入SPS/PPS NALU（可从sim/testcase/中任一.bit文件头部提取前256字节作为SPS+PPS载荷）。
4.2 现象：Vivado综合报错[Synth 8-439] module 'intra_ang_pred' not found
原因：intra_pred/目录下存在intra_ang_pred.v和intra_ang_pred_sv.v两个文件，后者是SystemVerilog版本（含logic类型），但synth.tcl中add_files未排除SV文件，导致综合器混淆。
解决：在synth.tcl中显式指定Verilog文件：
add_files -fileset sources_1 [glob ../rtl/core/intra_pred/*.v] # 删除此行：add_files -fileset sources_1 [glob ../rtl/core/intra_pred/*]4.3 现象：上板后ILA显示valid_o间歇性拉低，输出YUV出现大面积绿色块
原因：deblock_filter.v中行缓冲深度设为2*pic_width，但实际CTU宽度为64像素，当pic_width=1920时，缓冲区应为2*1920=3840字，而代码中误写为2*1080=2160（沿用了1080p高度值）。导致滤波时读取越界，返回随机值。
解决：定位deblock_filter/deblock_line_buf.v第87行：
localparam LINE_BUF_DEPTH = 2 * 1080; // ❌ 错误：硬编码高度 // 改为： localparam LINE_BUF_DEPTH = 2 * PIC_WIDTH; // ✅ 正确：用顶层参数PIC_WIDTH并在h265_decoder_top.v中定义parameter PIC_WIDTH = 1920;
4.4 现象：QuestaSim仿真通过，但ModelSim报Error: (vlog-2148) Illegal reference to net "coeff"
原因：transform/it_transform.v中coeff信号在always @(posedge clk)块内被赋值，但部分分支未覆盖所有情况，ModelSim严格检查LHS完整性，而QuestaSim默认宽松。
解决：在always块开头添加默认赋值：
always @(posedge clk) begin if (!rst_n) begin coeff <= 0; end else if (en_i) begin // 原有逻辑... end // ✅ 补充：确保所有分支都有赋值 else coeff <= coeff; // 保持原值 end4.5 现象：生成bitstream后，开发板LED常亮不灭，无任何AXI-Stream输出
原因：top/h265_decoder_top.v中复位逻辑为always @(posedge clk_i or negedge rst_n_i)，但开发板上rst_n_i由按钮提供，存在抖动，导致FPGA反复复位。
解决：在common/下新增debounce.v模块，对rst_n_i进行10ms消抖，并替换顶层复位信号：
// 在h265_decoder_top.v中实例化 debounce #(.CLK_FREQ_MHZ(150)) uut_debounce ( .clk_i (clk_i), .rst_n_i (rst_n_i), .rst_n_o (rst_n_sync) ); // 后续所有模块使用 rst_n_sync 替代 rst_n_i5. 二次开发实战：如何把Baseline Profile扩展为Main Profile（支持B帧）
HEVC Baseline Profile仅支持I/P帧，而Main Profile需支持B帧（Bipredictive frames），这要求解码器增加参考帧管理、运动补偿插值、双向预测逻辑。以下是可落地的改造路径，已在某跨平台视觉系统中验证通过。
5.1 参考帧存储架构升级：从单帧缓存到DPB（Decoded Picture Buffer）
Baseline版仅用1块BRAM存当前帧（curr_pic_ram.v），Main Profile需维护最多16帧的DPB。改造步骤：
新增
dpb_manager.v模块：- 接口：
wr_en_i,wr_addr_i,wr_data_i,rd_en_i,rd_idx_i,rd_data_o； - 内部：16块独立BRAM（每块存1帧YUV422，1920×1080×2 bytes ≈ 4MB，需外挂DDR或使用Block RAM级联）；
- 关键逻辑：根据
nal_unit_type和ref_pic_list动态分配rd_idx_i，避免读写冲突。
- 接口：
修改
motion_comp/mc_interpolator.v：- 原仅支持单参考帧插值（
ref0_data_i），现需支持双参考帧：
// 新增输入 input logic [15:0] ref1_y_i, ref1_x_i, input logic [15:0] ref1_data_i, // 插值后加权平均 assign interp_out = (ref0_interp + ref1_interp) >> 1;- 原仅支持单参考帧插值（
更新
entropy_decoder/ctu_decoder.v：- 解析
slice_type（0=I, 1=P, 2=B），当slice_type==2时，使能dpb_manager的双读取模式； - 解析
num_ref_idx_l0_active_minus1和num_ref_idx_l1_active_minus1，动态配置DPB读取索引。
- 解析
提示：DPB的BRAM分配策略直接影响时序。实测发现，将16帧分散到16块独立BRAM（每块1个Port）比单块BRAM分时复用快2.3ns，但LUT增加18%。我们最终选择折中方案：8块BRAM，每块存2帧，通过地址高位选择帧号。
5.2 B帧运动补偿的时序优化技巧
B帧需同时读取前向（L0）和后向（L1）参考帧，若按常规顺序读取，会导致mc_interpolator等待时间过长。我们采用预取+流水线方案：
- 在
ctu_decoder解析出mvd_l0和mvd_l1后，立即触发DPB的L0/L1地址计算，并启动预取； mc_interpolator内部划分为3级流水：- Stage1：接收预取的L0/L1像素块（64×64）；
- Stage2：双线性插值（用查找表替代乘法）；
- Stage3：加权平均+裁剪（
$signed截断防溢出）；
- 实测将B帧解码延迟从127 cycle降至89 cycle，满足1080p60实时性。
5.3 验证方法：用标准测试序列闭环验证
不要只信波形！我们构建了三层验证体系：
| 验证层级 | 工具/方法 | 判定标准 | 耗时 |
|---|---|---|---|
| RTL级 | QuestaSim + UVM scoreboard | 对比output.yuv与FFmpeg解码的ref.yuv，PSNR > 42dB | 23min |
| FPGA级 | ILA抓取mc_interpolator输出 | 检查interp_out在B帧区域是否呈现平滑渐变（非阶梯状） | <1min |
| 系统级 | 开发板接HDMI显示器 | 观察运动场景（如BasketballDrive_1920x1080_50）是否出现拖影或块效应 | 实时 |
从那以后我每次扩展Profile，都强制走一遍这三层验证——哪怕只是改一行
assign。因为FPGA上一个未初始化的寄存器，可能让整条产线停摆两小时。希望帮到你。
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