简介：本资源为君正T31芯片的官方线路模组图示PDF文档，面向嵌入式硬件工程师、PCB设计人员及IoT设备开发者，用于快速掌握该SoC的核心电路架构与电源/接口设计规范。图示完整呈现QFN封装下T31的系统架构、电源管理（含DC-DC转换器配置、VOUT电压计算公式及兼容型号如ETA3486/DIO6912）、多路供电能力（如VCC_3V3/2A、VCC_1V8/1A）以及丰富外设接口（MIPI、I2C、SPI、GMAC、USB、WIFI、音频等），是原理图设计、BOM选型与板级调试的关键参考依据。资源为单个PDF文件，大小239KB，内容涵盖封面页、系统架构图、电源供应详图及IO/NOR FLASH接口页，结构清晰、标注完整，便于分模块查阅。目前已有238人学习下载，适合从事智能摄像头、边缘AI终端等T31平台开发的中高级硬件工程师直接复用设计参数与连接逻辑。
1. T31 线路模组图示：一张图里藏着三重「电源玄学」——为什么照着画完板子，DDR 还是起不来？
你拿到君正 T31 的线路模组图示（PDF 或 Gerber），第一反应可能是：这不就是份标准原理图吗？抄过去布线、打样、上电，不就完事了？但真实世界里，某高校嵌入式实验室的 A 同学曾用这套图做了三版 PCB，前两版在 DDR 初始化阶段反复卡死，串口连个U-Boot都进不去；第三版才偶然发现，问题不在 CPU 引脚定义，而藏在图中不起眼的VREF 引脚旁那颗 2.2μF 电容 C71——它被误标为“可选”，实则承担着 DDR 参考电压的瞬态响应兜底任务。更反直觉的是：这张图里根本没写一句软件配置说明，却通过电阻分压网络的拓扑约束、LDO 输出电容的 ESR 要求、以及 MIPI 与 DDR 电源域的物理隔离走线暗示，把底层时序裕量（timing margin）直接编码进了铜箔走向。换句话说，T31 模组图不是“连接关系说明书”，而是一份硬件级的时序契约（Timing Contract）：它用器件选型、容值标注、NC 标注、甚至重复出现的“Compatible with DIO6001/ETA3486”字样，悄悄告诉你——哪些地方能妥协，哪些地方一毫米走线偏差就会让 MIPI 信号眼图闭合。搞懂它，不是为了复刻电路，而是为了读懂君正工程师在硅片之外，用焊盘和过孔写下的那套未公开的供电时序协议。
2. 电源树：从 12V DC-IN 到 VCC_0V8，T31 的电压生成不是串联，而是带仲裁的并行协商
T31 的电源系统绝非教科书式的“一级降压→二级 LDO”链式结构。它的核心设计哲学是：不同模块对电压精度、纹波、瞬态响应的要求差异极大，必须用专用路径隔离供给，且关键路径间存在隐式时序依赖。我们从模组图最左侧的DC_12V_IN入手，逐层拆解其生成逻辑与设计动机。
2.1 DC-DC 转换器的电阻分压网络：不是计算题，而是兼容性声明
模组图POWER_SUPPLY页明确列出多个 DC-DC 芯片（U1/LN5058、U2/U3/ETA8120B、U4/ETA8120B）的反馈（FB）引脚外围电阻配置：
VOUT=(1+200K/100K)*0.6=1.8V ← Note: Compatible with DIO6001/ETA3486 VOUT=(1+40.2K/120K)*0.6=0.8V ← Note: Compatible with DIO6001/ETA3486 VOUT=(1+150K/33.2K)*0.6=3.3V ← Note: Compatible with DIO6912 VOUT=(1+200K/27K)*0.6=5.0V ← Note: Compatible with DIO6912注意：这里的
0.6V是芯片内部基准电压（Vref），所有计算都基于此。但关键不在算式本身，而在Note字样——它本质是一份器件替代兼容性白名单。例如，DIO6001/ETA3486是一款典型 0.6V 基准、支持宽输入范围的 DC-DC 控制器，而DIO6912则是另一系列高电流输出型号。君正选择将兼容型号写入原理图，而非仅标电阻值，其深层意图是：强制设计者选用经过验证的、具有特定环路响应特性的芯片。因为 VCC_1V8（1A）和 VCC_0V8（1A）这两路低压供电，直接服务于 DDR PHY 和 CPU 内核，对负载阶跃响应（load step response）要求极高。若随意替换为响应慢的 DC-DC，当 DDR 开始突发读写时，VCC_0V8 瞬态跌落超过 50mV，就会触发内核电压监控器（POR circuit）复位，导致启动失败。电阻值只是表象，背后的环路补偿设计（如 U2 的 R7=40.2K 与 C19=100nF 构成的零点）才是保证 0.8V 稳定的关键。
2.2 多路 LDO 的电流能力标注：不是规格书参数，而是热设计边界
模组图在各电源网络旁明确标注最大电流（如VCC_3V3: 2A Max,VCC_1V8: 1A Max,VCC_0V8: 1A Max）。这些数字远不止是“能供多大电流”的说明，它们是PCB 铜箔载流能力与芯片热耗散的联合约束。以VCC_1V8/1A为例，该电压供给 T31 的 I/O Bank（VDDIO1/VDDIO2）、MIPI PHY、以及部分传感器接口。若实际设计中因布线过细导致压降 >100mV，则 MIPI 接收端的共模电压（common-mode voltage）会偏离规范要求（1.1–1.3V），造成误码率飙升。更隐蔽的是热效应：U2（ETA8120B）在 1A 输出时自身功耗约P = (VIN - VOUT) * IOUT ≈ (5V - 0.8V) * 1A = 4.2W，若散热焊盘（thermal pad）未按模组图要求铺铜并打足够过孔，结温（Tj）极易超限，触发热关断。因此，1A Max实质是在标准散热条件下，芯片能持续输出而不降额的临界点。它倒逼设计者必须严格遵循模组图中 LDO 器件下方的散热焊盘尺寸（如 U2 的H2MH_2.8mmP_2.5mm封装标注）和过孔数量（图中可见至少 4×4 阵列）。
2.3 电源域隔离与去耦电容矩阵：物理布局即时序保障
T31 模组图中一个高频出现但极易被忽略的细节是：同一电压名称（如 VCC_1V8）在不同功能区（SYSTEM ARCHITECTURE / T31_IO / SENSOR）旁，所配的去耦电容容值与封装完全不同。例如：
SYSTEM ARCHITECTURE页：VCC_1V8旁为C18=10uF-0603 + C19=100nF-0603T31_IO/NOR FLASH/EEPROM页：VCC_1V8旁为C22=2uF-1206 + C23=22pFSensor SC4335页：VCC_1V8旁为C82=100nF + C81=100nF（双 100nF）
这并非疏漏，而是针对不同负载频谱的精准滤波策略：
10uF + 100nF组合覆盖低频（<1MHz）和中频（1–100MHz）电源噪声，服务于 CPU 内核与 DDR 控制器；2uF + 22pF中22pF是专为 MIPI 时钟（~500MHz）谐波设计的射频去耦，抑制高频振铃；双 100nF则针对图像传感器 SC4335 的帧同步脉冲（Frame Sync Pulse）带来的快速 dv/dt 干扰。
更重要的是，这些电容必须就近放置于对应功能模块的电源引脚旁（模组图中所有电容均紧贴芯片引脚绘制）。若将C18/C19远离 CPU 放置，即使容值正确，PCB 走线电感（典型值 1nH/mm）会使其在 100MHz 以上完全失效。T31 模组图通过这种“电容-引脚-走线”三位一体的绘制方式，把电源完整性（Power Integrity, PI）的物理实现要求，直接固化在图纸空间关系中。
3. 接口供电与信号完整性：MIPI、GMAC、USB 的电压轨为何不能混用？
T31 的丰富外设接口（MIPI CSI-2、RMII Ethernet、USB 2.0）看似独立，实则共享一套精密的电压域划分与参考电平体系。模组图中T31_IO/NOR FLASH/EEPROM和ETH/USB/AUDIO页的电源标注，揭示了三个关键设计原则：接口供电必须与信号电平严格匹配、参考电压（VREF）需独立生成、高速差分对需专属电源域。
3.1 MIPI 接口的 AVDD_2V8 与 MIPI_AVDxx：模拟与数字电源的物理隔离
SC4335 图像传感器页明确标注：
AVDD_2V8（模拟电源）：1A Max，由独立 DC-DC（U7/S-1339D28）提供，旁路电容C79=4.7uF + C80=100nFMIPI_AVD08 / MIPI_AVD18（MIPI PHY 模拟电源）：300mA Max，由另一路 DC-DC（U8/S-1339D28）提供，旁路电容C81=100nF + C82=100nF
提示：
MIPI_AVD08和MIPI_AVD18并非指 0.8V/1.8V 电压值，而是MIPI PHY 内部不同模拟模块（如 PLL、接收器偏置）的专用供电引脚代号。君正将其单独标注，意在强调：MIPI 时钟恢复（CDR）电路的抖动性能，极度依赖 AVD 电源的纯净度。若将MIPI_AVD08与数字 I/O 电源VCC_1V8共用一路 DC-DC，数字开关噪声会通过电源耦合进入 CDR 的 VCO 控制环路，导致眼图水平张开度（horizontal eye opening）不足，接收端无法锁定时钟。模组图中 U8 与 U7 的物理位置分离、各自配备独立电感（L1/L2）和电容，正是这种隔离思想的具象化。
3.2 GMAC RMII 的 AVDD_PHY 与 VCC_3V3：PHY 层供电的纹波容忍度
ETH/USB/AUDIO页显示，以太网 PHY（U11/IP101G）的AVDD_PHY引脚由VCC_3V3供电，但旁边额外标注AVDD_PHY并配C91=10uF + C92=100nF。这看似冗余，实则暗含深意：RMII 接口对AVDD_PHY的纹波要求（<30mVpp）远严于普通VCC_3V3（<100mVpp）。U11 的AVDD_PHY直接影响内部比较器的阈值稳定性，若纹波过大，RX+/RX- 差分信号的判决点（decision threshold）会漂移，导致误码。因此，C91/C92必须是低 ESR 的钽电容或陶瓷电容，并紧贴 U11 的AVDD_PHY引脚焊接（模组图中电容符号与引脚间无走线）。若设计者图省事，将C91放在远离 U11 的VCC_3V3主干线上，等效串联电感会使高频噪声滤除失效，PHY 在高负载下必然丢包。
3.3 USB_DP0/DM0 的 USB_AVD33 与 USB_AVD18：双电压轨的时序握手
USB 2.0 物理层要求：
USB_AVD33（3.3V）：供给 USB 收发器的模拟前端（如驱动器偏置）USB_AVD18（1.8V）：供给 USB PHY 的数字逻辑与时钟恢复电路
模组图中两者均由独立 DC-DC 提供（U5/T31 QFN 的USB_AVD33和USB_AVD18引脚），且USB_AVD18旁标注300mA Max。这背后是 USB 协议的上电时序要求：PHY 的数字逻辑（1.8V）必须在模拟前端（3.3V）稳定后才能开始初始化。若USB_AVD18上电过快，数字逻辑会尝试配置尚未稳定的模拟电路，导致 PHY 锁定失败。君正通过为USB_AVD18配置独立、稍慢启动的 DC-DC（如 ETA8120B 的 EN 引脚可加 RC 延迟），并在模组图中明确区分两路供电，将这一时序约束转化为硬件可执行的物理实现。
4. 常见问题排查：照着 T31 模组图布线，为什么还是启动失败、MIPI 黑屏、USB 识别不了？
以下是基于真实项目踩坑经验总结的 5 条高频故障，每条均对应模组图中一个易被忽视的细节。现象、原因、解决全部源于图纸本身，无需猜测。
4.1 现象：U-Boot 启动卡在 “Starting kernel ...”，DDR 无任何初始化日志
原因：DDRPLL_AVD08和DDRPLL_AVD18两路电源的去耦电容C32=10uF、C33=100nF、C34=10uF、C35=100nF未按模组图位置就近放置于 T31 的DDRPLL_AVD08/DDRPLL_AVD18引脚旁，而是集中放在 DC-DC 输出端。导致 DDR PLL 锁相环（PLL）供电噪声超标，VCO 无法锁定，内存控制器无法生成稳定时钟。
解决：严格按模组图T31_Filter-Capacitor页布局，将C32–C35四颗电容分别焊接到 T31 对应引脚的焊盘上，走线长度 ≤ 2mm。
4.2 现象：SC4335 图像传感器 MIPI 通道黑屏，dmesg显示 “mipi csi2 error: sync timeout”
原因：MIPI_MCLK（来自 T31 的DVP_MCLK_SA1_PA15）信号线上未按模组图Sensor页要求，串联磁珠FB5（1000ohm/250mA）。该磁珠用于隔离 MCLK 时钟源与传感器之间的电源噪声耦合。缺失后，SC4335 的 PLL 输入时钟抖动增大，无法生成稳定的像素时钟。
解决：在PA15引脚输出端与 SC4335 的EXTCLK输入端之间，补一颗 0603 封装、1000Ω@100MHz 的铁氧体磁珠（如 Murata BLM18AG102SN1D）。
4.3 现象：以太网 PHY（IP101G）Link 灯常亮但无法 Ping 通，ethtool eth0显示 speed: Unknown
原因：GMAC_RST_N信号线上拉电阻R41=10K未按模组图ETH/USB/AUDIO页要求，使用10K/1%精密电阻。普通 5% 电阻阻值偏差过大，导致GMAC_RST_N释放时间超出 IP101G 规格书要求的tRST（典型 10ms），PHY 复位不彻底，内部状态机卡死。
解决：更换为 1% 精度、温度系数 ≤100ppm/℃ 的金属膜电阻。
4.4 现象：USB 设备插入后主机识别为“未知设备”，反复断连
原因：USB_DP0/USB_DM0差分对未按模组图ETH/USB/AUDIO页的走线示意，进行严格的 90Ω±10% 差分阻抗控制。实际 PCB 制作时，因叠层参数输入错误，实测阻抗为 110Ω。导致信号反射严重，眼图闭合。
解决：重新核算 PCB 叠层（尤其关注USB_DP0所在层与参考平面的距离），调整走线宽度至模组图示意的0.15mm（6mil），并确保全程等长、无锐角、无跨分割。
4.5 现象：红外灯（IRLED）亮度极低，IRLED_EN信号用万用表测为 3.3V，但 IRLED 阳极电压仅 1.2V
原因：IRLED_EN信号驱动三极管Q1/WPM3401的基极限流电阻R39=10K值过大，导致 Q1 未饱和导通，CE 压降（Vce）高达 2.1V，有效驱动电压不足。模组图中R39旁虽无标注，但Q1型号WPM3401是 P-MOS，其Rds(on)在 Vgs=-3.3V 时典型值为 0.15Ω，R39应取 1K–2.2K 以确保足够栅极驱动电流。
解决：将R39更换为2.2K/1%电阻。
5. 时序契约的终极体现：BOOTSEL0 与 PPRST_N 的上电顺序，如何决定整个系统的生死？
T31 的启动流程并非简单的“上电→复位→运行”，而是一场由硬件电路精确编排的多阶段时序舞蹈。模组图中T31_IO/NOR FLASH/EEPROM页的BOOTSEL0_PC00和PPRST_N引脚，以及SYSTEM ARCHITECTURE页的RESET标注，共同构成了一套不可绕过的启动时序契约。理解它，是避免“板子焊好却变砖头”的最后防线。
5.1 PPRST_N：不是普通复位，而是 Power-On Reset 的硬件仲裁器
PPRST_N（Power-On Reset Not）引脚在模组图中被标注为EFUSE_AVD（eFuse Analog Voltage Domain），其作用远超一般复位信号。它由 T31 内部 POR（Power-On Reset）电路生成，但触发条件受外部电源轨建立顺序严格约束。根据君正官方文档（虽未在模组图中明写，但可从电路推导），PPRST_N有效释放需同时满足：
VDD_1（1.1V 内核） ≥ 0.95V 且稳定 ≥ 10msVDD_2（1.5V IO） ≥ 1.35V 且稳定 ≥ 10msVDD_3（3.3V 系统） ≥ 3.0V 且稳定 ≥ 10ms
模组图中POWER_SUPPLY页的 DC-DC 启动时序（如 U1/LN5058 的EN引脚由VCC_5V经 RC 延迟后使能）正是为此设计。若VCC_5V上电过快，而VCC_1V8因电感值过大导致上升缓慢，则PPRST_N会持续为低，CPU 永远无法脱离复位态。此时万用表测PPRST_N为 0V，但根源在电源时序失配，而非复位芯片故障。
5.2 BOOTSEL0：启动模式的物理开关，其电平采样窗口窄如刀锋
BOOTSEL0_PC00引脚决定 T31 从 NOR Flash、SPI Flash 还是 UART 下载启动。但关键在于：该引脚电平仅在PPRST_N释放后的特定时间窗口（tBOOT，典型值 100ns–500ns）内被采样。模组图中BOOTSEL0旁标注1Mohm must be Mounted（1MΩ 电阻必须安装），其目的并非上拉/下拉，而是为该引脚提供确定的直流偏置，防止浮空导致采样结果随机。若此处未贴电阻，PCB 寄生电容会使BOOTSEL0在采样窗口内处于亚稳态（metastable），CPU 可能随机进入 UART 模式（等待下载）或 Flash 模式，导致启动行为不可预测。更隐蔽的是，BOOTSEL0走线若过长或靠近时钟线，其上的噪声毛刺可能恰好落在采样窗口内，造成误判。
5.3 时序验证：如何用示波器抓到那 500ns 的采样窗口？
单纯测量PPRST_N和BOOTSEL0的直流电平毫无意义。必须用示波器捕获其边沿关系：
- 将通道 1（Ch1）探头接
PPRST_N，设置触发为Rising Edge，触发电平 1.5V； - 将通道 2（Ch2）探头接
BOOTSEL0，设置为Normal模式； - 调整时基至
100ns/div，开启Persistence（余晖）模式； - 多次上电，观察
BOOTSEL0在PPRST_N上升沿后100ns–500ns内的电平是否稳定（高/低）。
若BOOTSEL0在此窗口内出现跳变或振铃，证明存在浮空、噪声耦合或 RC 时间常数不当问题。此时需检查1MΩ电阻是否虚焊、BOOTSEL0走线是否过长、以及附近是否有SFC_CLK或EXCLKO等高速信号穿越。
从那以后我每次设计 T31 系统，都会在原理图评审阶段，强制用示波器抓一次PPRST_N与BOOTSEL0的时序关系，并把波形截图存档。这已成了我的血泪经验形成的硬性 checklist——因为模组图里没写的时序，往往比写了的更致命。希望帮到你。
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