从仿真到上板验收：FPGA数字钟的时钟使能与工程化实现

简介：面向FPGA初学者与数字逻辑课程学习者的数字钟工程，以Verilog HDL实现计时、跑表、闹钟与时间调整等常见功能，可在Quartus II环境中完成编译、仿真与下载验证。压缩包共145个文件，约7.82MB，包含Verilog/VHDL源码、工程配置文件、综合报告、波形文件、下载文件以及仿真与中间过程数据，较完整地保留了从设计输入到板级验证的工程痕迹。已有418人学习，说明其在课程实验与自学场景中具有一定参考价值。代码注释较为详细，便于对照理解时钟分频、计时寄存器、数码管显示驱动、按键消抖与闹钟比较等模块的组织方式，也能借助波形与报告排查时序和引脚配置问题，适合作为FPGA入门练习与课程设计的参考工程。

1. 从一块 50MHz 的板子说起：数字钟真正的交付点在哪

FPGA 课程设计和毕设里，「用 Verilog 写一个数字钟」大概是出现频率最高的一道题。多数人的第一反应是把板载晶振分频成 1Hz，再堆三个计数器，半天就能在仿真里跑出 00:00:00 的波形。可一旦上板，问题就全冒出来了：数码管有鬼影、按键按一下跳三个数、走一晚上慢了两分钟，答辩时被追问一句「你这个 1Hz 是怎么保证精度的」就卡住。这套方案要解决的正是这段从「仿真能跑」到「板子上能用、能验收、能讲清楚」的距离，适合要交课设或毕设的学生，也适合需要交付一版可演示样机的 FPGA 开发者。

2. 需求拆解与器件选型：把「能走」翻译成「能验收」

在动手写第一行 Verilog 之前，先要把题目翻译成一张可以被逐条打钩的功能表。这一步看起来啰嗦，实际上决定了后面要写几个模块、留几个按键、要不要做状态机。很多方案做到一半发现按键不够用、数码管位数对不上，根子都在需求没拆干净。

2.1 功能边界：哪些必须做，哪些是加分项

一个 24 小时制数字钟的最小闭环由四件事组成：正确计时、正确显示、能够校时、能够复位。计时要求时 00~23、分 00~59、秒 00~59 循环；显示要求六位数码管稳定呈现 HHMMSS；校时要求能分别调整小时和分钟；复位要求上电或按键后回到一个确定状态。这四条做扎实，方案就已经及格。

往上一层的加分项包括整点提示、闹钟、秒点闪烁、日期显示、按键长按连加。加分项不是越多越好，每加一项就多一份调试量。我一般建议先把最小闭环全部跑通上板，再挑一到两个加分项做，答辩时讲清楚「为什么选这个加分项」比堆五个半成品功能更有说服力。

下表是我常用的需求优先级划分，做课设时直接照这个粒度拆，写到报告里也够用。

需求表定下来之后，还要明确一条隐性约束：所有功能必须在同一个全局时钟域里完成。这条约束会直接决定下一节的选型。

2.2 为什么用「使能时钟」而不是「分频时钟」

初学者最容易踩的坑，是写一个计数器把 50MHz 分频成 1Hz，然后拿这个 1Hz 信号去当always @(posedge clk_1hz)的时钟。在仿真里这行得通，在真实 FPGA 里就是另一回事了。分频出来的信号走的是普通布线资源，到达各个触发器的延迟不一致，时钟偏斜大；综合工具不会把它当作时钟树来优化，静态时序分析也覆盖不到这条路径。结果就是同一份代码换一块板子、换一个温度，行为可能完全不同。

正确的做法是全程只用板载晶振这一个全局时钟，另外产生宽度为一个时钟周期的使能脉冲，让所有时序逻辑都写成always @(posedge clk)，在使能有效的那一拍才更新。这就是所谓「使能时钟」或者「时钟使能」写法，属于 FPGA 开发里必须养成的习惯。下面这段代码同时产生 1Hz 和 1kHz 两路使能，前者驱动计时，后者驱动数码管扫描。

// 50MHz 单时钟域，产生 1Hz / 2Hz / 1kHz 三路单周期使能 module clk_en_gen ( input wire clk, // 板载 50MHz 晶振 input wire rst_n, // 同步后的低有效复位 output reg en_1hz, // 计时使能，每 1 秒出现一个 clk 宽度的脉冲 output reg en_2hz, // 秒点闪烁用 output reg en_1khz // 数码管扫描使能，每 1ms 一个脉冲 ); // 参数化，换晶振时只改这里 parameter CLK_FREQ = 50_000_000; localparam CNT_1KHZ = CLK_FREQ / 1000 - 1; // 50000 - 1 localparam CNT_1HZ = CLK_FREQ - 1; // 5e7 - 1 reg [25:0] cnt_1hz; // 5e7 需要 26 位，2^26 = 67108864 reg [15:0] cnt_1khz; // 50000 需要 16 位 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt_1hz <= 26'd0; en_1hz <= 1'b0; en_2hz <= 1'b0; end else if (cnt_1hz == CNT_1HZ) begin cnt_1hz <= 26'd0; en_1hz <= 1'b1; // 只拉高一个周期 en_2hz <= ~en_2hz; // 每 0.5 秒翻转一次，得到 1Hz 方波 end else begin cnt_1hz <= cnt_1hz + 1'b1; en_1hz <= 1'b0; en_2hz <= en_2hz; end end always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt_1khz <= 16'd0; en_1khz <= 1'b0; end else if (cnt_1khz == CNT_1KHZ) begin cnt_1khz <= 16'd0; en_1khz <= 1'b1; end else begin cnt_1khz <= cnt_1khz + 1'b1; en_1khz <= 1'b0; end end endmodule

这段逻辑有两个细节值得说明。第一，en_1hz在计数器归零的那一拍拉高、下一拍自动拉低，宽度严格等于一个clk周期，下游模块用它做条件判断时不会出现多拍有效的问题。第二，en_2hz不是独立的使能脉冲，而是一个每 0.5 秒翻转一次的方波，直接驱动秒点闪烁的亮灭，占空比天然是 50%，比再用一个计数器算亮灭时间更省资源。

参数CLK_FREQ用parameter而不是localparam，是为了在顶层例化时能按开发板实际晶振覆盖。有些板子是 100MHz，有些是 27MHz，把数字写死在模块里，换板子就要改源码，很容易漏改。计数器位宽按$clog2(CLK_FREQ)计算更严谨，但对固定频率直接写够用的位宽也完全可以，只要别少算一位导致计数器永远到不了终值。

2.3 开发板资源盘点与引脚预算

选型阶段要盘清楚三样东西：晶振频率、数码管类型、按键数量。晶振决定分频参数；数码管决定段码表和位选极性，共阳和共阴的译码表是反的，搞错了整块屏要么全亮要么全灭；按键数量决定校时方案，两个键可以做「选择 + 加一」，四个键就能做「时加、时减、分加、分减」。

引脚预算按六位共阳数码管、四个按键、一个复位键估算：时钟 1 根、复位 1 根、校时按键 4 根、段选 8 根（含小数点）、位选 6 根，合计 20 根 IO。这个规模对任何一款入门级 FPGA 都不构成压力，真正的约束在逻辑资源上：计时核心约 40 个触发器，扫描与译码约 30 个触发器加几十个 LUT，整体占用通常不到最小器件的 5%。也就是说这个题目的瓶颈从来不是资源，而是时序正确性和人机交互细节。

2.4 精度预算：走时误差是晶振决定的，不是代码 bug

答辩最容易被问的问题之一是「你这个钟一天差多少」。答案不在代码里，在晶振的频率误差上。普通开发板上的有源晶振精度通常在 ±50ppm 量级，换算成时间是 86400 秒 × 50×10⁻⁶ ≈ 4.3 秒/天。也就是说，即使代码完全正确，一天差几秒也是正常物理现象。

把这件事提前算清楚，写进设计文档，答辩时就能主动说明：误差来源是晶振精度，改进方向是换用温补晶振或在软件里做校准补偿。反过来，如果被问到才现算，很容易被追着问「那你怎么保证精度」，陷入被动。

3. 总体架构：一条时钟使能链和五个模块的职责边界

模块划分的核心原则是「一个模块只对一件事负责，接口尽量窄」。数字钟这个题目功能不复杂，但如果没有清晰的边界，计时、校时、显示三块逻辑很容易纠缠在一起，最后变成一个两百行的always块，改一处崩一片。

3.1 五个模块的划分与接口约定

我通常把它拆成时钟使能、复位同步、按键消抖、计时核心、校时控制、显示扫描六部分，其中复位同步和消抖可以看作基础设施，真正的业务模块只有三个。下表是划分方案。

接口命名上统一后缀：_en表示使能脉冲，_pulse表示按键动作脉冲，_n表示低有效。这套命名约定看着不起眼，但模块一多，光靠名字就能判断信号该接哪儿，省下大量翻代码的时间。

3.2 计时核心：BCD 计数的进位链怎么串

计时核心有两种写法。第一种是把时、分、秒写在一个always块里，用嵌套if层层判断进位；第二种是每级独立计数，用上一级的「rollover」条件生成下一级的使能。前一种写法紧凑但难读，一旦秒的进位条件写错，整条链都会错。我更倾向第二种，各级职责清晰，出问题能一眼定位到是哪一级。

// 秒计数：00~59，BCD 双位表示，进位条件独立输出 module bcd60_counter ( input wire clk, input wire rst_n, input wire en, // 计数使能，1Hz 或上级进位 input wire [7:0] load, // 校时预置值，高位在 [7:4] input wire load_en, // 预置使能 output reg [7:0] q, // BCD 输出 output wire carry // 59 -> 00 时输出一个 clk 宽度的进位 ); wire [3:0] lo = q[3:0]; wire [3:0] hi = q[7:4]; assign carry = en && (hi == 4'd5) && (lo == 4'd9); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin q <= 8'h00; end else if (load_en) begin q <= load; // 校时直接覆盖，不走计数 end else if (en) begin if (lo == 4'd9) begin q[3:0] <= 4'd0; if (hi == 4'd5) q[7:4] <= 4'd0; else q[7:4] <= hi + 1'b1; end else begin q[3:0] <= lo + 1'b1; end end end endmodule

这段代码的关键在carry的生成方式：它是组合逻辑，条件是「本级使能有效且当前值已经是 59」，正好对应下一秒要进位的那一拍。把它直接接到上一级的en上，整条进位链就是严格的单周期传播，不会出现「59 分 59 秒跳 00:00:00 时秒进了一位、分没进」这种差一拍的经典 bug。

小时计数器结构相同，只是模值改成 24，进位条件改成hi == 4'd2 && lo == 4'd3。校时用的load和load_en是从校时状态机接过来的，这样计时模块不需要知道当前是「正常走时」还是「设置模式」，职责边界干净。

3.3 校时状态机与显示通路的耦合关系

校时功能最容易写乱的地方，是把按键处理、计时修改、显示闪烁三件事混在一个模块里。我的做法是让状态机只输出两个东西：当前模式mode（0 正常、1 设时、2 设分），以及两个已经消抖好、单周期宽度的动作脉冲hour_inc和min_inc。计时模块收到脉冲就把对应 BCD 值加一，显示模块根据mode决定哪两位闪烁。

这里有个细节：设时模式下，小时值加一超过 23 要回到 00，减一低于 00 要回到 23。如果直接在 BCD 上做减法会很别扭，比较稳妥的做法是把 BCD 转成二进制、加减、再转回 BCD，或者干脆枚举 24 个合法值。前者多几行代码但逻辑清楚，后者资源更省但可读性差，课设规模下我选前者。

状态机的跳转条件也要想清楚：按「模式键」在 0→1→2→0 之间循环；在模式 1 下按加减键只改小时，模式 2 下只改分钟；长时间无操作是否自动回到模式 0，这一点可选，加上之后体验更好，但要在答辩时说明这是一个设计取舍而不是遗漏。

3.4 数据通路的整体走向

把模块连起来看，整条通路是这样的：晶振进来先过复位同步，得到干净的rst_sync_n；clk_en_gen用它产生三路使能；四个按键各自过消抖，输出脉冲给set_ctrl；set_ctrl把模式和加减脉冲送给time_core；time_core输出的六位 BCD 值和模式信号一起送进seg_scan；seg_scan用 1kHz 使能轮流点亮六位数码管。

这条通路里没有跨时钟域，没有门控时钟，所有触发器共用一个clk，静态时序分析能完整覆盖。看起来朴素，但这正是能上板、能复现、能通过验收的结构。

4. Verilog 落地：从消抖脉冲到数码管扫描的可综合写法

架构定下来之后，剩下的就是逐个模块把代码写对。这一章给出四个关键模块的实现，都是可以直接综合、直接上板的写法，重点讲清楚每个参数为什么这么取、改的时候要注意什么。

4.1 按键消抖：移位采样加计数器确认

机械按键按下和松开时会有几毫秒到十几毫秒的抖动，直接拿去计数，按一次能跳好几个数。消抖的标准做法是：先把异步的按键信号用两级触发器同步到本地时钟域，再用一个计数器确认电平稳定超过 20ms，最后对稳定后的信号做边沿检测，取出单周期脉冲。

// 20ms 消抖 + 上升沿检测，输出单周期 key_pulse module key_debounce #( parameter CLK_FREQ = 50_000_000, parameter DEBOUNCE_MS = 20 )( input wire clk, input wire rst_n, input wire key_in, // 按键原始输入，低有效 output reg key_pulse // 按下瞬间输出一个 clk 宽度的脉冲 ); localparam CNT_MAX = CLK_FREQ / 1000 * DEBOUNCE_MS; // 1e6 reg [2:0] sync; // 两级同步 + 一级打拍 reg [19:0] cnt; // 1e6 需要 20 位 reg key_stable; // 消抖后的电平 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin sync <= 3'b111; cnt <= 20'd0; key_stable <= 1'b1; key_pulse <= 1'b0; end else begin sync <= {sync[1:0], key_in}; // 异步输入同步化 if (sync[2] == key_stable) begin cnt <= 20'd0; // 电平没变，计数器清零 end else if (cnt == CNT_MAX) begin key_stable <= sync[2]; // 稳定超过 20ms，接受新电平 cnt <= 20'd0; end else begin cnt <= cnt + 1'b1; end // 上升沿检测：稳定电平由 0 变 1 时产生脉冲 key_pulse <= key_stable & ~sync[2] & (cnt == CNT_MAX); end end endmodule

这段逻辑有三个参数需要留意。DEBOUNCE_MS取 20 是经验值，工业环境可以取到 50，消费类取 10 也够；CLK_FREQ必须和实际晶振一致，否则消抖时间会成比例偏大或偏小；sync用三级而不是两级，是为了让sync[2]与key_stable比较时不会因为同步器输出的亚稳态抖动导致计数误清零。

key_pulse的生成条件写成key_stable & ~sync[2] & (cnt == CNT_MAX)，只在「新电平刚被接受」的那一拍输出，既保证了单周期，也避免了松手时再触发一次。

4.2 复位策略：异步复位、同步释放

直接用按键做异步复位有个隐患：松开按键的时刻相对于时钟是随机的，如果释放沿正好落在触发器的建立保持窗口内，不同触发器可能进入不同的复位状态，上电后显示的内容就是随机的。解决办法是异步复位、同步释放：复位信号可以立即生效，但释放必须经过两级触发器同步到时钟域。

// 异步复位同步释放，输出 rst_sync_n 供全设计使用 module reset_sync ( input wire clk, input wire rst_async_n, // 来自按键或上电复位电路 output wire rst_sync_n ); reg rst_meta, rst_sync; always @(posedge clk or negedge rst_async_n) begin if (!rst_async_n) begin rst_meta <= 1'b0; rst_sync <= 1'b0; // 复位期间两级都清 0 end else begin rst_meta <= 1'b1; rst_sync <= rst_meta; // 释放沿经两级同步 end end assign rst_sync_n = rst_sync; endmodule

这个模块只有六行有效逻辑，但它是整个设计稳定性的地基。所有其他模块的rst_n都接rst_sync_n，不要直接接按键。有些开发板上电复位电路本身做得比较粗糙，加这一级之后上电状态不确定的问题基本就消失了。

4.3 数码管动态扫描与 BCD 译码

六位数码管如果静态驱动需要 6×8 = 48 根 IO，实际开发板都采用动态扫描：同一时刻只点亮一位，靠人眼视觉暂留形成整体显示。扫描频率太低会闪，太高则亮度不足，1kHz 使能配六位轮询，每位点亮 1ms、整屏刷新约 166Hz，是一个比较稳妥的组合。

// 六位数码管动态扫描，共阳段码，位选低有效 module seg_scan ( input wire clk, input wire rst_n, input wire en_1khz, // 1ms 扫描节拍 input wire [23:0] bcd_data, // {hour[7:0], min[7:0], sec[7:0]} input wire [5:0] blank_mask, // 哪几位熄灭（校时闪烁用） output reg [7:0] seg, // 段码 a~g,dp，低有效 output reg [5:0] sel // 位选，低有效 ); reg [2:0] scan_idx; // 位选轮询 always @(posedge clk or negedge rst_n) begin if (!rst_n) scan_idx <= 3'd0; else if (en_1khz) begin if (scan_idx == 3'd5) scan_idx <= 3'd0; else scan_idx <= scan_idx + 1'b1; end end // 按当前位取出对应的 BCD 值 reg [3:0] cur_digit; always @(*) begin case (scan_idx) 3'd0: cur_digit = bcd_data[3:0]; // 秒个位 3'd1: cur_digit = bcd_data[7:4]; // 秒十位 3'd2: cur_digit = bcd_data[11:8]; // 分个位 3'd3: cur_digit = bcd_data[15:12]; // 分十位 3'd4: cur_digit = bcd_data[19:16]; // 时个位 3'd5: cur_digit = bcd_data[23:20]; // 时十位 default: cur_digit = 4'd0; endcase end // 共阳段码译码，0 点亮；bit7 是小数点 always @(*) begin case (cur_digit) 4'd0: seg = 8'hC0; 4'd1: seg = 8'hF9; 4'd2: seg = 8'hA4; 4'd3: seg = 8'hB0; 4'd4: seg = 8'h99; 4'd5: seg = 8'h92; 4'd6: seg = 8'h82; 4'd7: seg = 8'hF8; 4'd8: seg = 8'h80; default: seg = 8'h90; // 4'd9 endcase end // 位选输出，blank_mask 对应位为 1 时整位熄灭 always @(*) begin sel = ~(6'b000001 << scan_idx); if (blank_mask[scan_idx]) sel = 6'b111111; // 全高，该位不亮 end endmodule

三个地方值得展开。第一，seg是组合逻辑输出，位选和段码在同一拍切换，如果发现切换瞬间有残影，可以在sel上再打一拍，让段码先稳定、位选后使能。第二，blank_mask是为了校时闪烁准备的，哪一位需要闪就把对应位置 1，用en_2hz去驱动它，不需要在扫描模块里再写一套闪烁逻辑。第三，共阳和共阴的段码表完全相反，如果上板后发现该亮的灭、该灭的亮，先查这个表，再查位选极性，两个都对不上就是引脚约束写反了。

4.4 顶层例化与约束文件写法

顶层只做两件事：例化子模块、把内部信号连到板级端口。写顶层时我习惯按「输入输出分组、实例按数据流顺序排列」来组织，看起来像一张能读的图，排查问题时顺着看一遍就能找到断点。

// 顶层：只做连线，不含任何逻辑 module digital_clock_top ( input wire clk_50m, input wire rst_key_n, input wire [3:0] key_n, // 模式、时加、时减、分加 output wire [7:0] seg, output wire [5:0] sel ); wire rst_n; wire en_1hz, en_2hz, en_1khz; wire [3:0] key_pulse; wire [7:0] sec, min, hour; wire [1:0] mode; wire hour_inc, min_inc; reset_sync u_rst (.clk(clk_50m), .rst_async_n(rst_key_n), .rst_sync_n(rst_n)); clk_en_gen u_en ( .clk(clk_50m), .rst_n(rst_n), .en_1hz(en_1hz), .en_2hz(en_2hz), .en_1khz(en_1khz) ); genvar i; generate for (i = 0; i < 4; i = i + 1) begin : g_key key_debounce u_key ( .clk(clk_50m), .rst_n(rst_n), .key_in(key_n[i]), .key_pulse(key_pulse[i]) ); end endgenerate set_ctrl u_set ( .clk(clk_50m), .rst_n(rst_n), .mode_key(key_pulse[0]), .hour_inc_key(key_pulse[1]), .hour_dec_key(key_pulse[2]), .min_inc_key(key_pulse[3]), .mode(mode), .hour_inc(hour_inc), .min_inc(min_inc) ); time_core u_time ( .clk(clk_50m), .rst_n(rst_n), .en_1hz(en_1hz), .mode(mode), .hour_inc(hour_inc), .min_inc(min_inc), .sec(sec), .min(min), .hour(hour) ); seg_scan u_seg ( .clk(clk_50m), .rst_n(rst_n), .en_1khz(en_1khz), .bcd_data({hour, min, sec}), .blank_mask({mode == 2'd1, mode == 2'd1, mode == 2'd2, mode == 2'd2, 2'b00}), .seg(seg), .sel(sel) ); endmodule

约束文件按板子实际情况写，但结构是固定的：先定义时钟周期，再给所有 IO 分配引脚和电平标准。时钟周期一定要和CLK_FREQ参数对应，写错了时序分析等于没做。

# 通用 XDC 片段，引脚号按实际板卡替换 create_clock -period 20.000 -name sys_clk [get_ports clk_50m] set_property PACKAGE_PIN <PIN_CLK> [get_ports clk_50m] set_property IOSTANDARD LVCMOS33 [get_ports clk_50m] set_property PACKAGE_PIN <PIN_RST> [get_ports rst_key_n] set_property IOSTANDARD LVCMOS33 [get_ports rst_key_n] # 数码管段选与位选，共阳低有效 set_property -dict {PACKAGE_PIN <PIN_SEG0> IOSTANDARD LVCMOS33} [get_ports {seg[0]}] set_property -dict {PACKAGE_PIN <PIN_SEL0> IOSTANDARD LVCMOS33} [get_ports {sel[0]}]

约束写完要做一次「实现后时序报告」检查，看建立时间和保持时间有没有违例。50MHz 对这类设计来说压力很小，正常情况下时序余量很充裕，如果报违例，八成是把某条路径写成了组合逻辑环路，或者时钟约束的周期写成了实际的两倍。

5. 避坑与排查：上板之后最容易翻车的五个地方

仿真波形全绿不等于板子能跑。数字钟这类设计的坑集中在人机交互和物理接口上，逻辑本身反而不太出错。下面五条是我带项目时反复见到的翻车现场，每条都按「现象、原因、解决」写清楚。

5.1 数码管有鬼影或亮度明显不均

现象：六位数码管同时看是亮的，但某一位明显比别的暗，或者数字边缘有一层淡淡的残影。

原因通常有两个。一是扫描节拍来自分频时钟而不是使能信号，位选切换的时刻和段码更新的时刻不同步，上一位的段码还残留在总线上，就在下一位亮起的瞬间被「借」过去显示了。二是每位点亮时间不等，比如用scan_idx直接做位选却没有配对的延时，导致某一位被多点亮了几个时钟周期。

解决办法是统一用en_1khz使能驱动位选轮询，保证每位严格点亮 1ms；同时在段码通路上加一级寄存器，让段码在使能拍先更新、位选在下一拍再生效。实在压不住残影，可以在换位的那个周期插入一个「全灭」的空档，代价是亮度略降，但显示会非常干净。

5.2 按键按一次跳好几个数

现象：校时的时候按一下「时加」，小时数从 08 直接跳到 11。

原因不是消抖参数取小了，而是缺少边沿检测。很多写法把消抖后的稳定电平直接当计数使能，只要手按着，稳定电平就一直是有效值，计时核心每来一个时钟周期就加一，按住 100ms 就跳了几十下。

解决的关键是把「电平」转换成「脉冲」，只在稳定电平由高变低（或由低变高，取决于按键极性）的那一拍输出一个周期宽的脉冲。上一章的key_debounce就是这么做的。调试时可以用一个 LED 接key_pulse，按一次闪一下，闪多下就说明脉冲生成逻辑还有问题。

5.3 上电后显示随机状态，按复位才正常

现象：断电再上电，数码管显示的内容是乱的，按一下复位键才回到 00:00:00。

原因是复位信号直接接到了按键，释放沿和时钟异步。不同触发器在释放瞬间采样到的电平不一致，有的已经退出复位、有的还在复位，于是秒、分、时三个计数器停在不同状态。这个现象在实验室温度下可能偶尔出现，但一换环境就稳定复现，属于典型的「玄学」问题。

解决办法就是加reset_sync，异步复位、同步释放。另外检查一下所有时序模块的复位是否都接了同一个rst_sync_n，有没有哪个模块漏接或者接到了原始按键上。

5.4 仿真全对，上板就错

现象：Testbench 里波形完美，下载到板子上数码管不亮或者显示乱码。

这类问题九成出在物理层。先查段码表：共阳和共阴的译码结果正好互补，写反了就是全亮或全灭。再查位选极性：低有效和高有效搞反，表现为只有一位亮或者六位同时亮但显示的是同一个数字。最后查引脚约束：seg[0]对应的是 a 段还是 dp，不同板子的数码管接线顺序不一定相同，对着原理图逐根核对一遍。

排查顺序建议从「静态测试」开始：写一个只点亮一位、只显示数字 8 的最小工程，跑通了再往完整设计上叠。这样能把问题锁死在物理层，不会和逻辑问题混在一起。

5.5 整点进位时丢一秒或多一秒

现象：从 59 分 59 秒跳到 00:00:00 时，偶尔会直接跳过 00:00:00 变成 00:00:01，或者秒位进位了但分位没动。

原因是进位链用了非阻塞赋值却把条件判断写在了同一个always块里，导致秒的进位和分的更新在同一拍竞争。比如写成if (sec == 59) begin sec <= 0; min <= min + 1; end，看起来没问题，但如果分的进位条件又依赖min == 59，两个判断的优先级就会被综合工具重新排列，行为随实现变化。

稳妥的写法是把进位做成显式的组合逻辑信号，像第 3 章那样让carry = en && hi==5 && lo==9，下一级直接用这个信号做使能。整条链变成单周期传播，每一级的更新条件都在同一拍算出、下一拍生效，不会出现竞争。

提示：这五个问题里，只有最后一个属于逻辑设计，前四个都出在接口和时序基础设施上。项目时间分配上，把一半时间留给这几处的验证是值得的。

6. 验收与答辩：用一份测试记录把方案讲成工程

功能跑通只是及格线，能不能讲清楚「怎么证明它是对的」，才是答辩拉开差距的地方。我习惯在项目收尾时填一张验收表，每一行都要有可执行的测试方法和明确的通过标准，填不出来的行说明这块设计还没想清楚。

答辩时我建议按「需求、架构、关键实现、验证结果」四段讲，把架构图和验收表放在最显眼的位置。架构图能证明你想清楚了模块边界，验收表能证明你验证过。被问到精度就拿出晶振误差的换算，被问到为什么不用分频时钟就讲门控时钟的偏斜问题，这两个问题答得出来，基本就稳了。

还有一个容易被忽略的点：把关键波形截图留在报告里。1Hz 使能的单周期宽度、按键消抖前后的对比、59:59 进位那一拍的信号变化，这三张图比写五百字说明都管用。

从那以后我每次带人做这类项目，都要求先把验收表填满再谈优化和加分项，因为一张填不满的表往往意味着某个模块的边界还没划清楚。希望帮到你。

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