1. 为什么LDO几乎是IC秋招笔试的必考题
今年秋招季我帮学弟学妹们复盘了一圈笔试真题，发现一个很有意思的现象：不管投的是模拟设计岗、数字IC岗还是版图岗，只要笔试里有模拟电路部分，LDO基本都会出现。有的公司直接让你画一个LDO的环路框图，有的公司把LDO和DC-DC放在一起让你做选型对比，更狠一点的会直接甩给你一个带反馈网络的LDO原理图，让你算静态工作点、推最大输出电流、判断环路稳定性。很多同学觉得LDO结构简单，不就是误差放大器加一个调整管嘛，结果一到笔试现场才发现，越是这种看起来简单的电路，出题人越能在里面埋坑。
为什么各家公司的笔试题都钟爱LDO？我个人的理解是，LDO是一个"麻雀虽小，五脏俱全"的典型模拟模块。它既涉及单级放大器设计，又涉及负反馈环路稳定性，还牵扯到功率管的尺寸设计、功耗预算、噪声和PSRR这些工程问题。一个候选人能不能把LDO讲透，很大程度上能反映出他有没有完整的模拟电路知识体系。更实际的原因是，LDO在芯片内部几乎是无处不在的——SoC里的数字核心供电、ADC的内部参考电压缓冲、存储器的电源域管理，全都要用到LDO。招一个不懂LDO的人进去，可能连最基本的电源方案评审都参与不了。
所以在秋招准备阶段，把LDO系统性地过一遍，性价比非常高。这篇文章我就以笔试面试的视角，把LDO从原理到手撕题目到高频坑点全部梳理一遍。里面所有的分析和计算思路，都是我实际带学生刷题过程中总结出来的，尽量贴近真实笔试的考查方式。
先明确一下这篇文章的适用范围：如果你是正在准备IC秋招的在校生，这篇文章可以作为LDO考点的系统复习提纲；如果你已经工作了，想重新梳理一下LDO的分析框架，也可以拿这篇文章做个参照。内容偏重笔试实战，但涉及的原理分析对实际工程项目同样有参考价值。
2. 先把LDO的底裤扒干净：从闭环反馈角度理解LDO的本质
很多教材讲LDO是从结构开始的——输入端、输出端、调整管、误差放大器、反馈电阻分压网络，然后列一堆公式。但笔试题目很少直接考"请默写LDO结构图"，更多是考你对这个电路工作机制的理解。所以我建议换个角度：把LDO当成一个负反馈系统来分析，一切结论都能从这个框架里推出来，而不是靠死记硬背。
2.1 LDO的本质是一个"稳压负反馈环路"
LDO全称是Low Dropout Regulator，翻译过来是低压差线性稳压器。它的核心任务是：在输入电压变化和负载电流变化的情况下，维持输出电压稳定。
怎么实现？靠负反馈。最基本的LDO包含四个部分：
- 调整管（Pass Element）：通常是一个PMOS或NMOS功率管，工作在饱和区，像一个受控电阻一样承担输入到输出的压差
- 误差放大器（Error Amplifier, EA）：比较反馈电压和基准电压的差值，输出控制信号去调节调整管的导通程度
- 反馈电阻网络：对输出电压分压，产生反馈电压送到误差放大器的输入端
- 基准电压源（Bandgap Reference）：提供一个温度稳定的参考电压
工作过程用大白话说就是：如果负载变重，输出电压往下掉，分压网络检测到这个变化，反馈电压降低，误差放大器感知到反馈电压和基准的差值变大，输出控制电压变化，让调整管导通更强，把输出电压拉回来。反之亦然。整个环路就是围绕"让反馈电压等于基准电压"这个目标在动态调节。
这里要特别注意一点：LDO反馈环路稳定时，存在"虚短"的关系——误差放大器的两个输入端电压近似相等。所以输出稳态电压的表达式就是：
[ V_{out} = V_{ref} \times (1 + \frac{R_1}{R_2}) ]
其中R1是上分压电阻，R2是下分压电阻。笔试中如果给你基准电压和分压电阻让你算输出电压，用的就是这条公式。但很多题目不会这么直接，而是会反过来考：给你目标输出电压和基准，让你设计R1/R2的比值，或者给你一个预先选定的电阻值，让你算功耗和噪声贡献。
还有一个容易被忽略的点：为什么调整管要工作在饱和区？因为只有在饱和区，VDS变化引起的漏电流变化才足够小，电压调整能力才够强。如果调整管掉进线性区，VDS直接控制电流，输出电压会跟着输入电压跑，LDO就失去稳压能力了。这个就是"dropout"的概念——当输入电压低到一定程度，调整管进入线性区，LDO输出电压就会跌落，不再维持稳压。Dropout电压的定义就是维持稳压所需的最小输入输出电压差。
2.2 两个核心指标背后的物理本质：线性调整率和负载调整率
笔试选择题里最常见的两个指标是线性调整率（Line Regulation）和负载调整率（Load Regulation）。很多同学背了定义但不知道怎么推导，题目换个形式就懵了。其实这两个指标都来源于同一个核心思想：环路增益越高，稳压效果越好。
线性调整率描述的是：输入电压变化时，输出电压能维持多稳。它的表达式可以写成：
[ \text{Line Regulation} = \frac{\Delta V_{out}}{\Delta V_{in}} = \frac{1}{A_{loop}} \times \frac{V_{out}}{V_{in}} ]
其中 ( A_{loop} ) 是环路增益，等于误差放大器增益乘以调整管的跨导乘以反馈系数的乘积。推导思路不复杂：输入电压变化 ( \Delta V_{in} ) 会通过调整管的有限输出阻抗产生漏电流变化，这个漏电流流过负载阻抗又产生输出电压变化，而负反馈环路会对这个变化进行抑制。环路增益越高，抑制能力越强，线性调整率越好。
负载调整率描述的是：负载电流变化时，输出电压的稳定程度。表达式为：
[ \text{Load Regulation} = \frac{\Delta V_{out}}{\Delta I_{load}} = -\frac{r_{ds}}{1 + A_{loop}} ]
( r_{ds} ) 是调整管的输出阻抗。从公式能直观看到，调整管的输出阻抗越大、环路增益越高，负载调整率越好。
笔试中这些公式不需要你默写，但你需要理解其中的逻辑关系：想要提高稳压精度，要么提高环路增益，要么降低调整管输出阻抗（即加大功率管的宽长比）。反过来说，当你看到"低功耗设计"和"高精度稳压"这两个需求同时出现时，就要知道这是矛盾的——降低静态电流会牺牲误差放大器的增益，也就是牺牲稳压精度。
2.3 为什么PMOS调整管是主流：从功耗和压差角度对比
LDO的调整管可以用PMOS、NMOS，甚至可以用NPN、PNP双极型晶体管。笔试偶尔会给你一个用NPN做调整管的LDO，问你它的压差特性，很多同学就迷糊了。
用NPN做调整管的典型结构是达林顿接法，基极驱动电流由误差放大器提供。NPN调整管的问题是：它的VBE本身就消耗一个压降（约0.7V），而且基极驱动需要额外的电流，这个电流从输入端来，会降低整体效率。所以在低压差场景下，NPN型LDO不是好选择。
PMOS和NMOS做调整管的差别也值得注意。PMOS的源极接输入，漏极接输出，栅极由误差放大器控制。它的优势在于：源极和栅极之间的电压差就是 ( V_{GS} ) ，而正好这个电压可以做得比较低，所以dropout电压可以做到很小。另外PMOS的栅极驱动不需要静态基极电流，静态功耗更低。
NMOS做调整管通常接成源极跟随器结构，源极接输出。它的优势是输出端的极点位置相对容易控制，瞬态响应好，但代价是栅极驱动电压必须比输出电压高一个 ( V_{GS} )，这在高输出电压场景下意味着输入电压要更高，效率受影响。
笔试中如果问"为什么大多数LDO选择PMOS"，答题要点就是：低压差能力好（( V_{DS} ) 可以做到很小）、静态功耗低（不需要静态栅极电流）、负载调整率容易做高（PMOS的 ( r_{ds} ) 在饱和区比较大）。记住这三点就够了。
3. 高频考点逐项拆解：功耗、瞬态、稳定性和PSRR
LDO笔试题目虽然千变万化，但核心考点的分布非常集中。我翻了几十份秋招真题，总结出四个必考方向：功耗分析、瞬态响应、环路稳定性、电源抑制比。这四项足以涵盖80%以上的LDO笔试题目。
3.1 功耗分析：为什么"最坏情况"是笔试的第一道陷阱
功耗分析几乎是LDO笔试的必考题，形式通常是这样的：给定输入电压范围、输出电压、最大负载电流、静态电流，让你计算最大功耗或者判断芯片是否需要外加散热措施。这类题想考察的是你对LDO功耗来源的完整理解。
LDO的功耗有三部分组成：
第一部分是导通功耗，这是大头，表达式是 ( (V_{in} - V_{out}) \times I_{load} )。它体现的是"把输入电压降到输出电压"这个过程必然消耗的能量。这部分功耗在输入电压最大、负载电流最大的时候达到峰值。
第二部分是静态功耗 ( V_{in} \times I_q )，( I_q ) 是LDO自己消耗的电流（误差放大器、基准源、分压电阻上的电流都算在内）。低功耗设计中，( I_q ) 是极其重要的指标，因为静态功耗在待机时依然存在，直接决定电池的待机时间。
第三部分是负载电流通过分压电阻网络产生的功耗 ( \frac{V_{out}^2}{R_1 + R_2} )。这部分经常被忽略，但笔试中就爱考这种细节。
最经典的陷阱是：题目说"输入电压范围是3.3V到4.2V，输出电压3.3V，最大负载电流300mA"，让你算功耗。很多同学直接用 ( (4.2-3.3) \times 0.3 = 0.27W ) 来算，拿到答案就走人。但实际上最坏情况的功耗不一定是最大输入电压对应的功耗——因为负载电流可能会随输入电压变化，而且静态电流 ( I_q ) 也会随输入电压略微变化。更严谨的做法是列出功耗表达式，在输入电压范围内求最大值。虽然笔试中大部分题目给你线性关系，但答题时养成"考虑最坏情况"的习惯，能让面试官对你刮目相看。
我再补充一个实操中常遇到的例子：一个LDO芯片规格书上写的dropout电压是200mV，意思是输入必须比输出高200mV以上才能稳压。如果输出3.3V，输入只要3.5V就够。但有些人设计电路时习惯性把输入抬高到5V，结果：(5-3.3) × 0.5A = 0.85W的功耗，得加散热片或者降压处理。这就是功耗分析在实际工程中的价值——性价比最高的LDO使用场景是压差小、负载轻的地方，压差大的场景应该去考虑DC-DC。
3.2 瞬态响应：负载突变时输出电压为什么会产生过冲/下冲
瞬态响应考察的是LDO对负载电流突变（Load Transient）和输入电压突变（Line Transient）的应对能力。笔试中常见的是给你一个负载电流阶跃波形，让你画出输出电压的响应曲线并分析过冲/下冲的原因。
本质逻辑是这样的：当负载电流突然增大时，负载电容 ( C_{load} ) 先放电维持负载需求，输出电压开始下跌，同时反馈环路检测到这个下跌，误差放大器做出反应，增大调整管的栅极驱动，让调整管提供更多电流。但这个过程有时间延迟——误差放大器有带宽限制，调整管的栅极电容也有充电时间。在这段"反应真空期"，输出电压会持续下探一段深度，然后被环路拉回来。这个下探的深度就是下冲（Undershoot），过冲（Overshoot）的逻辑对称。
下冲幅度和什么有关？简单估算公式是：
[ \Delta V_{out} = \frac{\Delta I_{load} \times \Delta t}{C_{load}} ]
这里的 ( \Delta t ) 跟环路的带宽成反比，环路带宽越高，响应越快，下冲越小。负载电容越大，储能越多，下冲也越小。所以笔试中常考的结论是：提高LDO的带宽或者增大负载电容，都能改善瞬态响应。
但是这里的陷阱在于：负载电容不是越大越好。大电容虽然能让瞬态下冲变小，但它会在环路中引入一个低频极点，如果这个极点落在环路带宽附近，可能造成相位裕度恶化，让环路振荡。所以笔试题目里出现"增大负载电容"这个选项时，不能简单选"改善瞬态响应"就说它全对，要结合稳定性来分析。
另外一个常考细节是：负载电容的ESR（等效串联电阻）会影响环路稳定性。ESR会引入一个零点，这个零点如果放在合适位置，可以抵消输出极点带来的相位滞后，改善相位裕度。但ESR过大，零点频率太低，会降低高频增益，影响PSRR；ESR过小，零点频率太高，对环路补偿不起作用。所以很多LDO规格书中会给出ESR的推荐范围，比如1mΩ到10Ω之间。笔试题如果让你选择负载电容类型——钽电容（ESR较高）、陶瓷电容（ESR极低）——你要知道陶瓷电容虽然ESR低但需要内部补偿网络来确保稳定性，不是无脑选陶瓷电容就完事。
3.3 环路稳定性：为什么有些LDO在特定条件下会振荡
环路稳定性是LDO笔试中区分度最高的一类题。简单题是让你判断环路是正反馈还是负反馈，中档题是画环路增益的波特图，高档题是给你具体的电容、电阻值，让你算相位裕度是否足够。
先理清LDO环路中的主要极点和零点：
- 主极点：一般在误差放大器的输出端，这个地方阻抗高、寄生电容大，典型频率在几十kHz到几百kHz
- 输出极点：由负载电容和负载等效电阻构成，频率取决于负载电流——轻载时输出阻抗高、极点频率低，重载时输出阻抗低、极点频率高
- 零点1：由负载电容的ESR构成
- 零点2：某些LDO内部补偿电路引入的零点，用于抵消输出极点
笔试常见的陷阱是：只考虑负载电容和ESR，忽略"输出极点随负载电流变化"的特性。LDO的负载范围变化很大，从空载到满载，输出极点频率可能变化两个数量级。如果主极点不能很好地将环路增益降到1以下，这就导致相位裕度在某个负载区间内变得很小，系统可能振荡。好的LDO设计会让主极点（或内部补偿零点）覆盖整个负载范围，保证在所有负载条件下相位裕度都大于45度（一般要求大于60度更稳）。
笔试中的典型计算题：给定误差放大器输出电阻 ( R_o = 500k\Omega )，补偿电容 ( C_c = 5pF )，负载电容 ( C_{load} = 1\mu F )，负载电阻 ( R_{load} = 10\Omega )，分析环路稳定性。
主极点频率 ( f_{p1} = \frac{1}{2\pi R_o C_c} = \frac{1}{2\pi \times 500k \times 5p} \approx 63.7kHz ) 输出极点频率 ( f_{p2} = \frac{1}{2\pi R_{load} C_{load}} = \frac{1}{2\pi \times 10 \times 1\mu} \approx 15.9kHz )
注意，这里 ( f_{p2} < f_{p1} )，也就是说输出极点在主极点前面。这种情况下，如果环路增益还比较高，相位裕度可能已经不够了。正确的设计思路是让输出极点成为主极点（即 ( f_{p2} ) 低于 ( f_{p1} )），或者添加零点补偿来抵消输出极点的影响。这个判断和分析过程，是笔试答题的完整路径。
我在带学生的过程中发现，许多同学拿到这类题会直接套公式算，做完就交卷，完全忘了做最后一步——判断系统是否稳定。所以我通常建议一个答题习惯：算完相位裕度后，给自己加问一句"这个结果在物理上说得通吗？"如果相位裕度是 ( -10^\circ )，说明系统振荡，那你的计算可能是错的，或者这个设计本身就是不合理的——题目可能在考察你能不能识别不合理的参数组合。
3.4 PSRR：当你以为它只是"纹波抑制"时，坑已经埋好了
PSRR（Power Supply Rejection Ratio，电源抑制比）描述的是：输入端的电源纹波经过LDO之后，在输出端还剩多少。定义式是：
[ PSRR = 20 \log_{10} \frac{V_{ripple_in}}{V_{ripple_out}} ]
单位是dB，数值越大，说明对输入纹波的抑制能力越强。笔试中的典型题目是：输入纹波100mV，输出纹波1mV，那么PSRR = ( 20 \log_{10}(100/1) = 40dB )。
但真正有区分度的是PSRR的频率特性。很多同学背了一个结论：PSRR在低频时很高，高频时会恶化。然后题目问你"为什么高频时PSRR会变差"，就答不上来了。
原因在于环路增益随频率下降。低频时，负反馈环路增益很高，输入纹波被环路强力抑制，PSRR很好；但到了高频，环路增益滚降，抑制能力减弱，PSRR变差。更麻烦的是高频下还有一条直接路径——调整管的栅漏电容 ( C_{gd} ) 会把输入端的交流信号直接耦合到输出端，绕过环路抑制。所以高频段的PSRR主要由调整管的尺寸和寄生电容决定，环路帮不上多大忙。
笔试中如果给你一个具体的LDO频率响应曲线，让你标出低频段和中频段PSRR的分界点，你要知道这个分界点跟环路增益的穿越频率密切相关。另外，负载电流对PSRR也有影响——负载电流越大，调整管的 ( g_m ) 越大，环路增益越高，低频PSRR越好，但高频段可能由于寄生电容效应变化不大。
实际项目中，PSRR的考量往往决定LDO前面要不要加一级LC滤波，或者要不要选一个PSRR更高的LDO。比如射频前端电路对电源噪声极其敏感，需要PSRR在60dB以上的LDO，而数字逻辑电路对电源噪声容忍度高，20dB的PSRR就够了。这个选型逻辑，笔试不一定直接考，但面试官经常会作为延伸问题抛出来。
4. 手撕题目实战：一道经典LDO笔试真题的完整答题过程
理论知识梳理完，我们来做一道完整的笔试题。这道题是我从某家芯片设计公司的秋招笔试中整理出来的，属于中等偏上难度，但它覆盖了LDO笔试的几乎所有高频考点。我会完整演示答题思路和计算过程，你可以拿这道题检验自己对LDO的理解是否到位了。
题目内容：下图为某PMOS调整管的LDO结构示意图，输入电压 ( V_{in} = 3.6V )，基准电压 ( V_{ref} = 0.8V )，反馈电阻 ( R_1 = 200k\Omega )，( R_2 = 100k\Omega )，调整管导通电阻 ( R_{on} = 0.5\Omega )，误差放大器增益 ( A_{EA} = 60dB )，输出负载 ( R_L = 5\Omega )，负载电容 ( C_L = 2.2\mu F )。
问题1：计算输出电压 ( V_{out} )。 问题2：计算LDO的最大输出电流能力。 问题3：判断调整管的功耗，并计算LDO的效率。 问题4：如果 ( V_{in} ) 降到3.0V，电路还能正常稳压吗？
（注：题目给的示意图，我这边用文字描述出来——典型PMOS LDO结构，输入接PMOS源极，PMOS漏极接输出节点，输出节点接反馈分压网络 ( R_1、R_2 ) 和负载 ( R_L )、负载电容 ( C_L )，误差放大器的反相输入端接基准电压 ( V_{ref} )，同相输入端接反馈分压点。）
第一问相对简单。稳态时反馈电压等于基准：
[ \frac{V_{out} \times R_2}{R_1 + R_2} = V_{ref} ]
代入数值 ( 0.8 = V_{out} \times 100k / 300k )，得 ( V_{out} = 2.4V )。
但答题时不能只给结果。我会补充一句话：这里默认误差放大器增益足够大，也就是稳态时虚短成立。如果增益不够大，反馈电压和基准之间会有一个小误差 ( V_{out} / A_{loop} ) ，但60dB的增益对应误差在1%以内，可忽略。
第二问要算最大输出电流。这里有个隐含条件需要考虑：LDO正常稳压要求调整管工作在饱和区，也就是 ( V_{SD} ) 要大于 ( V_{SG} - |V_{thp}| )。但题目没有给PMOS的 ( V_{th} ) 和 ( V_{SG} ) 具体值，所以我们用工程上的常用简化方式——受限条件主要是调整管导通电阻 ( R_{on} = 0.5\Omega ) 和dropout电压。
从输入到输出，PMOS导通电阻上产生的压降：
[ V_{Ron} = I_L \times R_{on} ]
在dropout临界时，PMOS的源漏电压差接近0，此时最大负载电流受限于最大允许的 ( V_{SD} ) 。常规LDO的dropout电压定义为 ( V_{in} - V_{out} ) 的最小值。题目给定的 ( V_{in} = 3.6V )，( V_{out} = 2.4V )，也就是稳态工作的压差是1.2V，宽松得很。在这个压差下，调整管能提供的最大电流理论上可以很大—— ( I_{max} = V_{SD} / R_{on} = 1.2V / 0.5\Omega = 2.4A )。
但实际设计不会让调整管工作到dropout边缘。工程上安全的做法是留出至少100mV到200mV的压差裕量。所以：
[ I_{max} = \frac{V_{in} - V_{out} - V_{drop_margin}}{R_{on}} = \frac{3.6 - 2.4 - 0.15}{0.5} = 2.1A ]
这个计算中，( V_{drop_margin} ) 是预留的dropout裕量。笔试时如果你写2.4A也不完全错，但加上裕量概念的回答会给面试官留下更好的印象，因为你展示了工程思维。
第三问算功耗和效率。这是送分题，但很能看出答题规范不规范。
导通功耗：( P_{pass} = (V_{in} - V_{out}) \times I_{load} = (3.6 - 2.4) \times (2.4 / 5) = 1.2 \times 0.48 = 0.576W )。这里 ( I_{load} = V_{out} / R_L = 2.4 / 5 = 0.48A )。
静态功耗：假设误差放大器静态电流 ( I_q = 50\mu A )，静态功耗 ( P_q = V_{in} \times I_q = 3.6 \times 50\mu = 0.18mW )，对比导通功耗完全可以忽略。
分压电阻功耗：分压电阻 ( R_1 + R_2 = 300k\Omega )，分压功耗 ( = V_{out}^2 / (R_1 + R_2) = 2.4^2 / 300k = 19.2\mu W )，同样可忽略。
输出功率：( P_{out} = V_{out} \times I_{load} = 2.4 \times 0.48 = 1.152W )。
效率：
[ \eta = \frac{P_{out}}{P_{in}} = \frac{1.152}{1.152 + 0.576 + 0.00018} \approx 66.7% ]
如果忽略静态功耗，效率直接用 ( V_{out} / V_{in} = 2.4 / 3.6 = 66.7% )。这个结论很重要：LDO的效率本质上就是输出电压除以输入电压。压差越大，效率越低。
第四问是陷阱题。( V_{in} = 3.0V )，( V_{out} = 2.4V )，压差只有0.6V。看起来还算宽裕？但如果负载电流还是0.48A呢？调整管上的压降：
[ V_{SD} = I_L \times R_{on} = 0.48 \times 0.5 = 0.24V ]
0.24V的导通压降 + 2.4V的输出电压 = 2.64V，距离3.0V还有0.36V余量，似乎能工作。但这里没考虑一个问题——负载电流如果增大到某个值，功耗上升，芯片温度升高，PMOS的 ( V_{th} ) 会漂移，导通电阻也会增大，实际可用的压差余量没有常温计算那么乐观。笔试中你能判断"能稳压，但压差余量偏小，需要检查最坏负载条件下的dropout"就足够了。
这道题做完，四问全对的人不多。大多数同学会栽在第二问——忘了考虑压差裕量；或者栽在第四问——只判断了稳态压差，没有结合负载电流算调整管上的实际压降。如果你能把这两步都答出来，基本可以确定LDO这块的笔试内容不会拉胯。
5. 怎样把"会做题"变成"能答好面试题"
笔试之后还有面试。很多同学笔试时计算全对，但面试环节一被追问就露馅。原因是准备笔试时侧重"算得出答案"，但面试官问的是"为什么这样算""还有没有其他考虑因素"。这两个问题考察的层次完全不同。
5.1 面试官最常追问的三个LDO问题
第一个高频追问是：LDO和DC-DC，你会怎么选？这个问题源于真实工程场景。笔试中常见的简单答案是"压差大、电流大选DC-DC，压差小、电流小选LDO"。但面试官想听的不止这些。
我会这样回答：选型看四个维度——效率、噪声、面积、成本。LDO的效率由输出电压/输入电压决定，压差越大效率越低；DC-DC的效率取决于开关损耗和导通损耗，通常能做到85%到95%，在大压差场景下优势明显。但DC-DC是开关电路，输出纹波和开关噪声都比较差，给模拟电路、射频电路供电时，LDO的PSRR优势无可替代。面积上，LDO只需要一颗小芯片和两颗电容，DC-DC需要电感、大电容，占板面积大得多。所以常见的做法是两级方案：前级用DC-DC把高压降到接近目标值，后级用LDO精细稳压和滤噪，兼顾效率和噪声。这个回答展示了系统思维，比单纯背结论强得多。
第二个高频追问是：如果你的LDO输出端要带一个变化范围很大的负载，从1mA到500mA，你会怎么设计环路？考查的是对输出极点随负载变化的理解。回答要点是：轻载时负载电容的等效阻抗高，输出极点频率低；重载时输出极点频率高。为了让环路在所有负载条件下都稳定，可以考虑几种方案——用内部补偿网络产生一个零点去抵消输出极点；或者把误差放大器的输出极点设计成始终是主极点；或者用自适应偏置方案，根据负载电流动态调整环路的带宽。
第三个追问比较深：你刚才算的静态电流 ( I_q ) 是50μA，如果设计要求 ( I_q ) 压到5μA以下，会带来什么问题？这个问题的核心矛盾是：误差放大器的电流越小，增益越低，带宽越低，稳压精度和瞬态响应都会变差。更麻烦的是，分压电阻网络为了满足指定的 ( I_q ) 预算，电阻必须用大到MΩ级别，这会显著增加输出噪声。低静态电流和高性能是天然矛盾的，需要做权衡。这个问题的考察点是：你有没有意识到模拟IC设计中"天下没有免费的午餐"，所有指标都是交换得来的。
5.2 笔试易错点清单
经过一段时间的真题分析，我整理了一份LDO笔试易错点清单。如果你准备时间有限，优先过一遍这个列表上的内容。
- 算输出电压时忘记验证反馈环路是否稳定，直接套 ( V_{out} = V_{ref} \times (1 + R_1/R_2) )，却没检查调整管是否还在饱和区
- 把dropout电压和调整管导通压降混为一谈。Dropout是LDO维持稳压所需的最小输入输出差值，导通压降是特定负载电流下调整管自身分到的压降，两者不是一个概念
- 算效率时只看输出功率除以输入功率，忘了考虑静态功耗在大压差场景下也占一部分比重
- 判断稳定性时只算极点和零点频率，却忘了检查增益穿越频率处的相位裕度是否足够
- 讨论PSRR时只说环路增益越高越好，忽略了高频下的电容耦合路径
- 涉及LDO输出电容选型时，只想着电容越大瞬态响应越好，忽略了ESR零点对稳定性的影响
- 对比LDO和DC-DC时只看效率，不说噪声和面积
如果你刷题时在这几个点上连续出错，说明你的LDO知识图谱还没建立完善，建议回到第2章把反馈环路的分析框架再过一遍。笔试考来考去都是围绕这个框架做文章的。
5.3 从笔试到实际项目的思维升级
说到底，笔试和面试只是手段，背后的目标是要筛选出能真正设计LDO、用对LDO的人。根据我自己的项目经验，从会做题到会做设计，中间还隔着几层：
第一层是会看规格书。拿到一款商用LDO，先看它的dropout电压在最大负载电流时的值、静态电流和关断电流、PSRR在什么频率范围内有效、ESR允许范围、封装热阻能承受多大功耗。这些数据直接决定这颗LDO在你的电源方案里能不能用、怎么用。
第二层是会做电源树设计。系统里有3.3V、2.5V、1.8V、0.9V多路供电，输入来自5V或电池，你要决定哪些电源轨用DC-DC直接生成，哪些用LDO二次稳压，哪些可以直接串联。这个决策的关键就是效率优先还是噪声优先，散热预算和成本预算是多少。
第三层是会做PCB级的LDO布局。输出电容要尽量靠近LDO输出引脚，反馈分压电阻靠近反馈引脚，走线用开尔文接法避免负载电流在地线上产生压降影响反馈精度。这些细节笔试不会考，但在项目里做错了会出真问题——比如某颗LDO在批量生产时出现10%的板子启动波形有振荡，最后查出来就是输出电容离LDO太远，引入了额外寄生电感。我遇到过类似的案例，查了两天才定位到根因，从那以后看原理图第一件事就是检查LDO输出电容的位置。
以上这几层，笔试阶段不需要全懂，但如果你能在面试中主动聊出来，哪怕只有一点，面试官都会高看你一眼——因为这说明你不只会算题，真的在关心电路怎么落地。
)