简介：本资源是面向高速PCB设计工程师与信号完整性初学者的SIwave专业仿真工具中文入门指南，聚焦解决现代高密度、高频电路中信号完整性（SI）、电源完整性（PI）及电磁干扰（EMI）协同设计难题。手册系统覆盖从理论基础到工程仿真的全链路：前半部分深入解析传输线、特性阻抗、S参数、PDS目标阻抗、去耦电容选型等核心概念；后半部分分阶段指导PCB前仿真（层叠设计、平面分割、谐振分析）与布线后仿真（PI阻抗/SSN/DCIR压降、SI参数抽取/TDR/串扰/差分眼图、EMI远场辐射），并标注重点与进阶内容，便于分层学习。资源为单文件PDF格式，共1个4.66MB文档，结构清晰、图文结合，适合作为日常查阅手册与系统培训教材。已有3548人学习下载，内容完整、逻辑严谨，是掌握Cadence SIwave实操能力的重要中文参考资料。
1. 这不是一本“说明书”，而是一份能让你在 SIwave 里少踩三天坑的实战地图
你刚拿到一块高速 DDR5+PCIe 5.0 的 PCB 板，老板说：“明天上午十点前，把电源噪声峰值压到 30mV 以内，眼图裕量拉到 25% 以上，远场辐射在 1GHz 处不能超 Class B 限值。”——你打开 SIwave，界面全灰，导入的.asc文件报错“Missing plane definition”，仿真跑完一看阻抗曲线像心电图乱跳，TDR 波形里堆着七八个反射台阶，根本分不清是过孔、换层还是跨分割惹的祸。这不是玄学，是典型的新手卡点：理论知道特性阻抗要匹配、去耦电容要覆盖谐振频段、S 参数要关注 S21 插损和 S11 回波，但一进 SIwave 就不会设参数、不会判结果、更不知道哪个按钮背后藏着关键开关。
这份《SIwave中文培训手册.pdf》不是教你怎么点菜单的“用户指南”，而是某高校高频实验室带出的三届学生、某公司 SI/PI 工程师团队在量产项目中反复验证过的前仿真-布线后仿真闭环路径图。它从“为什么必须在 Layout 前就做谐振分析”讲起，手把手拆解 PADS 导出.asc时Split/Mixed Plane必须勾选All plane data的底层原因（否则平面铜皮被当空气处理），明确告诉你Target Impedance设置为 82.5mΩ 是怎么从 3.3V/5% 压降+2A 瞬态电流算出来的，更用实测数据指出：同一组去耦电容，在 SIwave 里用“Lumped RLC”模型 vs “3D EM Model”建模，谐振抑制效果能差 12dB——这个差别，直接决定你是否要重打板子。适合两类人：一是刚转岗做高速互连仿真、被 SI/PI/EMI 术语绕晕的 Layout 工程师；二是已会跑基础仿真、但总被测试报告打脸、急需把仿真结果和实测电压噪声/辐射峰值对齐的信号完整性工程师。
2. 从 PCB 数据导入开始：为什么 90% 的仿真失败都卡在这一步
2.1 PADS 导出.asc文件的四个致命开关
SIwave 对输入数据的“洁癖”程度远超想象。很多工程师抱怨“导入后平面消失”“信号线变虚线”“电源网络识别失败”，根源几乎全在 PADS 导出环节。手册第 3.1 节虽只列了操作步骤，但没明说每个选项背后的物理意义。我们来补全：
提示：以下设置必须在 PADS Layout 中完成，且顺序不可颠倒。任何一项遗漏，都会导致 SIwave 无法重建真实的铜皮分布与层叠关系。
# 步骤1：执行 Plane Connect 和 Hatch（关键！） # 路径：Tools → Pour Manager → Select All Planes → Right-click → "Pour" or "Hatch" # 作用：强制将未铺铜区域填充为实心铜皮，避免 SIwave 把“空洞”误判为介质开窗 # 血泪经验：某次项目因漏此步，电源平面被识别为离散小块，谐振频率预测偏差达 400MHz# 步骤2：开启 Split/Mixed Plane 全量导出（最常翻车点） # 路径：Tools → Options → Split/Mixed Plane → Save to PCB file → 勾选 "All plane data" # 作用：导出平面分割边界、混合层（如电源/地共用层）的拓扑连接关系 # 注意：若只选 "Plane outlines"，SIwave 将丢失所有分割槽（split slot）信息，导致 PDS 阻抗计算完全失效# 步骤3：选择兼容的输出格式（版本陷阱） # 在 File → Export → Mentor PADS Design 对话框中： # Format: 必须选 "PADS Layout V2005.2" 或更低（即使你用的是 PADS VX.2.12） # Units: 必须选 "Current"（非 "Default" 或 "Inches"） # 原因：SIwave 3.5.2 内核解析器仅支持 V2005.2 的 ASCII 协议结构，高版本新增的 layer mapping 字段会被静默丢弃# 步骤4：导出时全选对象（防漏网之鱼） # Export 对话框右侧列表 → 点击 "Select All" # 必含项：Layers, Nets, Components, Decoupling Caps, Via Stacks # 特别注意：Decoupling Caps 若未勾选，SIwave 将无法自动识别电容焊盘与平面的连接关系，后续去耦分析直接归零2.2 SIwave 导入后的 Validation Check：三行命令揪出 80% 的数据缺陷
导入.asc后，别急着点“Analyze”。手册第 3.1 节提到Edit → Validation Check，但没告诉你检查项的优先级。实际工作中，我按以下顺序执行（在 SIwave 命令行窗口输入）：
# 检查1：平面完整性（最高优先级） check_plane_integrity() # 现象：若返回 "Warning: 3 disconnected copper regions on Layer 'PWR'" # 原因：PADS 中 plane split 槽未闭合，或 pour manager 未刷新 # 解决：回 PADS 重新执行 pour，导出新 asc# 检查2：网络连通性（信号完整性根基） check_net_connectivity("DDR5_DQ[0:7]") # 现象：返回 "Error: Net 'DDR5_DQ0' has 2 unconnected pins" # 原因：PADS 中该网络存在未布线的飞线（unrouted net），或 pin 名称大小写不一致（如 'dq0' vs 'DQ0'） # 解决：在 PADS 中运行 Tools → Verify Design → Unrouted Nets，清零后再导出# 检查3：参考平面映射（PI 仿真的命门） check_reference_plane_mapping() # 现象：返回 "Warning: Signal net 'PCIe_TX0_P' has no assigned reference plane" # 原因：PADS 中未为该网络指定参考层（Reference Layer），SIwave 默认用最近层，但高速信号需精确指定 # 解决：在 PADS 中右键网络 → Properties → Reference Layer → 设为 'GND_TOP'注意：Validation Check 不是“通过即安全”。它只检测语法错误，不校验物理合理性。例如：
check_plane_integrity()通过，不代表平面厚度设置正确；check_net_connectivity()通过，不代表传输线长度满足等长要求。真正的校验在后续仿真设置中。
2.3 层叠定义（Stackup）：手动补全比自动识别更可靠
手册第 3.2.1 节提到“层叠设计”，但 SIwave 的自动层叠识别（Auto Stackup Detection）在复杂叠层下极易出错。某次项目使用 12 层板（L1-Sig, L2-GND, L3-PWR, L4-Sig...L12-GND），自动识别将 L3-PWR 误判为介质层，导致所有 PI 仿真阻抗值虚高 3 倍。我的固定动作是：导入后立即手动重建 Stackup。
操作路径：Project → Edit Stackup
关键参数表（以常见 8 层板为例）：
| 层序 | 层名 | 类型 | 厚度(mil) | 介电常数(Dk) | 损耗角正切(Df) | 铜厚(oz) | 备注 |
|---|---|---|---|---|---|---|---|
| 1 | TOP | Signal | 1.2 | 4.2 | 0.012 | 0.5 | 表面处理：ENIG |
| 2 | GND | Plane | 60 | 4.2 | 0.012 | 1.0 | 必须设为 "Reference" |
| 3 | PWR | Plane | 60 | 4.2 | 0.012 | 1.0 | 必须设为 "Reference" |
| 4 | SIG_2 | Signal | 1.2 | 4.2 | 0.012 | 0.5 | 下参考平面：L3(PWR) |
| ... | ... | ... | ... | ... | ... | ... | ... |
| 8 | BOT | Signal | 1.2 | 4.2 | 0.012 | 0.5 | 下参考平面：L7(GND) |
避坑重点：
- “Plane”类型层必须勾选 “Reference”：否则 SIwave 不会将其作为信号回流路径计算，TDR 波形中将缺失地弹（ground bounce）效应；
- 介质厚度填“芯板+PP总厚”：例如 L2-GND 与 L3-PWR 间含 1 张 106 PP（2.2mil）+1 张 2116 芯板（5.8mil），此处填
8.0，而非单张材料厚度；- Dk/Df 值绝不能用 FR4 标称值：必须用板材厂提供的 1GHz/5GHz 实测值（如 Rogers RO4350B 在 5GHz 时 Dk=3.66, Df=0.0037），手册附录未提供具体值，需自行补充。
3. 预布局阶段仿真：用谐振分析提前锁定电源平面“死亡频率”
3.1 为什么谐振分析必须放在 Layout 前？
手册第 3.2.5 节标题是“谐振分析”，但没解释其战略价值。真相是：电源平面谐振（Cavity Resonance）是 PI 问题的放大器，也是 EMI 辐射的发射源。一个未优化的平面，会在特定频率产生 >20dB 的阻抗尖峰，把芯片的微弱 SSN 噪声放大成百倍电压波动，并通过缝隙向空间辐射——这正是 Class B 辐射超标的根本原因。某项目在 Layout 后才发现 850MHz 处有强谐振，被迫加 12 个 10nF 电容，但因无位置，只能贴片在边缘，效果甚微。若在预布局阶段就扫频，可直接指导层叠调整（如增加平面间距抑制 TM01 模式）或预留电容位。
3.2 执行谐振扫描的完整参数配置
路径：Analysis → Resonance Analysis
核心参数设置（非默认值）：
| 参数项 | 推荐值 | 说明 |
|---|---|---|
| Frequency Range | 10 MHz to 2 GHz | 覆盖 DDR5 时钟（1.2GHz）及 PCIe 5.0（16GHz）的前 3 次谐波（需更高则设 5GHz） |
| Mesh Resolution | 15 cells per wavelength | 手册未提，但低于 10 会导致高阶模式（如 TM21）漏判；高于 20 计算爆炸 |
| Port Definition | "Plane Edge Ports" | 比 "Lumped Ports" 更准：在平面四边加理想端口，模拟真实边缘辐射 |
| Mode Order | 10 | 至少显示前 10 阶谐振，手册默认 5 阶易漏掉关键模式（如某项目第 7 阶 TM12 模式主导辐射） |
注意：运行前务必确认
Project → Edit Stackup中所有 Plane 层的Conductivity设为铜电导率（5.8e7 S/m），若误设为 0（绝缘体），谐振频率将偏移 300%。
3.3 解读谐振结果：三步定位“死亡模式”
运行后生成Resonance Modes报告，重点看三列：
| Mode | Frequency (MHz) | Type | Q-Factor | Field Distribution (图) |
|---|---|---|---|---|
| TM01 | 420.3 | Cavity | 85.2 | 圆形驻波，中心强，边缘弱 |
| TM11 | 682.7 | Cavity | 124.5 | 十字形驻波，四角强，中心弱 |
| TM21 | 856.9 | Cavity | 62.1 | 斜十字驻波，对角强 |
Step 1：抓主频
看Frequency列，圈出与芯片工作频率接近的模式（如 PCIe TX 频谱集中在 8~16GHz，但其基波 8GHz 的谐波 1.6GHz、2.4GHz 可能激发低阶模式）。某项目TM21@856.9MHz与 DDR5 PHY 的 SSC（Spread Spectrum Clocking）调制中心频点 850MHz 极度接近，实测辐射峰值就在 855MHz。
Step 2：判模式
看Type列，Cavity模式是平面本征谐振，Slot模式是分割槽谐振（手册未提，但 SIwave 可识别）。TM01是最低阶，能量最强；TM11易被过孔阵列抑制；TM21对平面尺寸最敏感——若板子长宽比接近 2:1，此模式必强。
Step 3：查场型
双击Field Distribution图，观察电场（E-field）强度云图。死亡区域 = 电场强度 > 平均值 3 倍的区域。某项目在TM21模式下，电场峰值集中在 BGA 区域正上方，说明此处必须放置去耦电容，且需用低 ESL 封装（如 0201）。
3.4 去耦电容布局：手册没写的“三维协同法则”
手册第 3.2.3 节只说“添加去耦电容”，但未提布局逻辑。实际中，电容不是越多越好，而是要与谐振模式“空间共振”。我总结的铁律：
- 垂直维度（Z轴）：电容必须紧贴芯片焊盘，走线长度 < 1mm。手册图示中电容放在板边，这是教学简化，实操中
ESL = 0.8 * length(nH/mm)，1cm 走线引入 8nH ESL，使 10nF 电容谐振点从 500MHz 降至 50MHz，彻底失效； - 水平维度（XY轴）：电容中心必须落在谐振电场峰值区（见 3.3 Step 3）。某项目在
TM21电场峰值区放 4 颗 100nF，比在均匀区放 12 颗效果好 3 倍； - 频域维度（F轴）：电容组合需覆盖
f_knee到f_resonance。f_knee = 0.35 / Trise，对 DDR5（Trise≈30ps），f_knee≈11.7GHz；而TM21@856MHz是低频泵浦源，需用10uF+1uF+100nF+10nF+1nF五级并联，手册只列了 100nF/10nF 两级，漏掉低频主力 10uF。
避坑 / 常见问题 / 排查
现象1：谐振扫描后无任何模式显示，或全为 0Hz
原因：Project → Edit Stackup中 Plane 层的Thickness设为 0，或Conductivity设为 0（被当介质处理）
解决：双击 Plane 层，确认Thickness>0 且Conductivity = 5.8e7现象2：谐振频率与理论公式
f_TM01 = c/(2*sqrt(εr)*L)计算值偏差 >15%
原因：未启用Mesh Resolution的自适应剖分，或Frequency Range上限过低导致高阶模式截断
解决：在Resonance Analysis设置中勾选Adaptive Meshing，并将Frequency Range提至 3GHz现象3：添加电容后谐振峰值不降反升
原因：电容 ESL 与平面电感形成串联谐振，在另一频点产生新尖峰（手册图 2.9 曲线已暗示，但未警示）
解决：用Analysis → Impedance Profile查看电容+平面联合阻抗，在新尖峰频点更换更低 ESL 封装（如 01005）或改用嵌入式电容现象4：
Field Distribution图一片空白或全红
原因：Color Scale自动缩放导致细节淹没，或Port Definition选错（如用了Lumped Ports）
解决：右键云图 →Properties→Color Scale→Manual→ 设Min=0,Max=1e6；并重设端口为Plane Edge Ports
4. 布线后仿真：从 S 参数到眼图，如何让仿真结果敢拿去给测试工程师对质
4.1 PI 仿真三大支柱：阻抗、SSN、DCIR Drop 的联动逻辑
手册第 4.1 节将谐振分析、阻抗分析、SSN 仿真分节叙述，但实际它们是同一物理过程的三重视角。电源网络本质是一个分布式 LC 谐振腔，SSN 是激励源，阻抗是系统响应，DCIR Drop 是直流偏置下的稳态表现。某项目曾单独优化 DCIR Drop 至 <50mV，但 SSN 仿真显示 500MHz 处电压噪声达 120mV，最终测试中 FPGA 重启——因为 DCIR 只管平均压降，不管瞬态波动。
4.1.1 阻抗分析：目标阻抗曲线的动态绘制
路径：Analysis → Impedance Profile
关键设置：
Reference Plane: 必须选芯片供电 PIN 对应的平面（如VCCIO_1.2V），而非笼统的PWR；Source/Load:Source设为 VRM 输出端（加理想电压源），Load设为芯片 PIN（加 100pF 电容模拟封装电容）；Frequency Sweep: 范围10kHz-1GHz，步长logarithmic（手册未提，但线性步长在高频段分辨率不足）。
运行后生成Zin(f)曲线。手册第 2.8 节定义的目标阻抗Z_target = ΔV / I_max是静态值，而真实目标是一条随频率下降的曲线。我的做法是：在Impedance Profile结果页，右键 →Add Target Impedance Curve，输入公式：
Z_target(f) = 82.5mΩ * sqrt(100MHz / f) # 适用于 100MHz-1GHz 频段原理：高频下电容阻抗
Zc=1/(2πfC)主导，故目标阻抗应随1/sqrt(f)下降。若实测Zin(f)在 500MHz 处突破此曲线，则需在此频段补电容。
4.1.2 SSN 仿真：从“建议初学者跳过”到必做项
手册第 4.1.4 节标注“建议初学者跳过”，但这是最大误区。SSN（Synchronous Switching Noise）是数字芯片开关瞬间的电流浪涌，其di/dt可达 10A/ns，是电源噪声的主因。跳过它，等于放弃对最严酷工况的验证。
配置路径：Analysis → SSN Analysis
核心参数：
| 参数 | 值 | 说明 |
|---|---|---|
| Switching Event | "All I/Os toggle" | 模拟最坏情况：所有 DQ 线同时翻转 |
| Load Capacitance | 1.5pF per pin | 手册未提，但必须按芯片手册填写（如 DDR5 Spec 规定 1.2±0.3pF） |
| Rise/Fall Time | 30ps | 与芯片 IO 电气特性一致，手册默认 100ps 会严重低估噪声 |
| Simulation Time | 10ns | 覆盖至少 2 个开关周期，手册默认 1ns 不足 |
运行后查看Voltage Noise at Chip Pin波形。判断标准不是峰值，而是dv/dt和持续时间：若噪声上升沿dv/dt > 1V/ns且持续 >100ps，可能触发芯片内部 POR（Power-On Reset）。
4.1.3 传导干扰分析：与 EMI 的隐秘通道
手册第 4.1.3 节提到“传导干扰分析”，但未链接到 EMI。真相是：电源平面上的共模噪声V_cm = (V_pwr - V_gnd)/2会通过电缆、散热器等结构耦合为辐射源。SIwave 可提取V_cm频谱：
- 在
SSN Analysis结果中，右键Voltage Noise波形 →FFT； - 查看
100MHz-1GHz频段，若V_cm在856.9MHz（即前述TM21谐振频点）处有 >10dB 峰值，则此频点必成 EMI 辐射热点； - 解决方案：在
TM21电场峰值区增加0R电阻桥接分割槽，或加磁珠滤波（需在 SIwave 中建模为Lumped RLC）。
4.2 DCIR Drop 仿真：别被“绿色”结果骗了
手册第 4.2 节标题是DC Voltage (DCIR) drop，但只讲如何运行。问题在于：DCIR Drop 合格（如 <50mV）绝不意味着 PI 合格。它只反映稳态压降，而高速芯片关心的是ΔV的瞬态变化。某项目 DCIR 报告全绿，但 SSN 仿真显示VDDQ在 1ns 内跌落 180mV，导致 DDR5 初始化失败。
执行路径：Analysis → DCIR Drop
关键检查点：
Current Sources: 必须为每个芯片 PIN 加载Transient Current Profile（非恒定电流），文件格式为.csv，含Time(ns), Current(A)两列；Thermal Coupling: 勾选Enable Thermal Effects，因铜电阻随温度升高，ΔR/R ≈ 0.4%/°C，10°C 温升导致压降增加 4%；Result View: 重点看Voltage Drop云图中的Gradient（梯度），若某区域颜色突变（如从蓝→红），说明此处铜皮宽度不足或过孔瓶颈，需加铜或增过孔。
4.3 SI 仿真：从 TDR 到眼图的可信度炼金术
手册第 4.3 节流程完整，但缺最关键的“结果可信度验证”。我坚持三步交叉验证：
4.3.1 信号线参数抽取：为何RLGC Matrix比S Parameters更可靠
路径：Analysis → RLGC Extraction
RLGC（电阻、电感、电容、电导矩阵）是频变参数，直接反映传输线物理特性；S Parameters是端口响应，受端接影响大；- 验证法：抽取后，用
Tools → Calculate Characteristic Impedance计算Z0 = sqrt((R+jωL)/(G+jωC))，若在1GHz处Z0=49.8±0.5Ω，则模型可信；若Z0=42Ω，说明介质 Dk 输入错误或铜厚偏差。
4.3.2 TDR 仿真：反射台阶的“解剖学”
路径：Analysis → TDR
TDR Step Rise Time: 必须设为芯片驱动器实测值（如 Xilinx Kria KV260 为 25ps），手册默认 100ps 会掩盖小台阶；Interpretation: 每个反射台阶对应一个阻抗不连续点：+20%阶跃 → 阻抗升高（如微带线→带状线，或线宽变窄）；-15%阶跃 → 阻抗降低（如过孔，或跨分割）；双峰→ 两个邻近不连续点（如过孔+换层）；
- 手册图 4.3.2 的 TDR 波形中，
1.2ns处台阶被标为“过孔”，但未说明：若此过孔未做反焊盘（anti-pad），则实际反射会大 3 倍。
4.3.3 串扰仿真：近端串扰（NEXT）与远端串扰（FEXT）的阈值红线
路径：Analysis → Crosstalk
Aggressor/Victim: 选最密布线区域（如 DDR5 DQ 组内相邻线）；Threshold:NEXT > 0.15*Vdd或FEXT > 0.1*Vdd即需整改（Vdd=1.1V，则 NEXT > 165mV）；- 整改优先级：
增加线距 > 增加参考平面完整性 > 添加地孔；手册未提，但地孔对 FEXT 抑制有限，对 NEXT 几乎无效。
4.3.4 差分眼图仿真：为什么Bathtub Curve比Eye Height/Width更致命
路径：Analysis → Eye Diagram
Bathtub Curve（浴盆曲线）显示误码率BER与采样点偏移的关系；- 手册只提
Eye Height > 0.8*Vpp，但忽略：若BER=1e-12时的Horizontal Opening< 0.3UI，则时序余量不足，量产易 fail； Jitter Decomposition: 必须开启，分离DJ（确定性抖动）与RJ（随机抖动）。DJ > 0.15UI通常由串扰或电源噪声引起，需回溯 SSN 或 Crosstalk 仿真。
避坑 / 常见问题 / 排查
现象1：TDR 波形中反射台阶位置与实际过孔位置偏差 >50ps
原因：Project → Edit Stackup中介质厚度误差 >10%，或RLGC Extraction未启用Lossy Mode（忽略导体损耗）
解决：用Tools → Measure Delay量测一段已知长度走线，反推介质厚度；并在RLGC Extraction中勾选Include Losses现象2：眼图
Vertical Opening合格，但Bathtub Curve在BER=1e-9处崩溃
原因：未加载SSN Noise作为干扰源，或Crosstalk仿真中 aggressor 数量不足（手册默认 1 根，实操需设 3 根）
解决：在Eye Diagram设置中，Noise Sources→ 勾选SSN和Crosstalk，并设Aggressors = 3现象3：
Impedance Profile曲线在 100MHz 处突降，与理论不符
原因：SSN Analysis中Load Capacitance设为 0，导致低频段电容效应被忽略
解决：在Impedance Profile的Load设置中，Capacitance填芯片封装电容值（如 100pF）现象4：
DCIR Drop云图显示某区域红色，但Crosstalk仿真中该区域无异常
原因：DCIR计算基于直流电阻，而Crosstalk基于交流电磁场；红色区域实为铜皮瓶颈，会加剧di/dt下的电压跌落，间接恶化串扰
解决：在红色区加宽走线或增加并联过孔，再重跑Crosstalk
5. EMI 远场辐射仿真：把 PCB 变成可控天线的设计心法
5.1 远场辐射分析：不是“跑个场图”就完事
手册第 4.4.1 节标题是“PCB 远场辐射分析”，但只描述操作。真相是：PCB 本身就是一个效率极低但频带极宽的天线，其辐射效率 η ∝ (A_eff * f^2)，其中 A_eff 是有效辐射面积。某项目在 1.2GHz 处辐射超标，SIwave 远场图显示能量来自 DDR5 时钟走线，但整改时只加磁珠，无效；后发现真正辐射源是时钟走线跨过的GND分割槽，槽宽 2mm 形成 λ/4 天线（λ=250mm），在 1.2GHz 谐振。因此，远场分析必须与结构特征绑定。
执行路径：Analysis → Far Field Radiation
关键设置：
Radiation Source: 必须选Plane Currents（平面电流）而非Trace Currents（走线电流），因 90% 的 EMI 来自平面谐振电流；Frequency Points: 手册默认单频点，但必须设Sweep，范围30MHz-6GHz，步长1MHz（EMI 测试接收机分辨率带宽 RBW=120kHz，1MHz 步长可捕获峰值）；Observation Angle:Theta=0~360°,Phi=0~180°，全空间扫描；手册图示只取 4 个角度，会漏掉主瓣方向。
5.2 解读远场结果：从E-Field (dBμV/m)到整改指令
运行后生成Far Field报告，重点看三张图：
图1：3D Radiation Pattern（三维辐射图）
- 找
Main Lobe Direction（主瓣方向）：若主瓣指向机箱缝隙，则整改重点是屏蔽该缝隙； - 某项目主瓣在
Theta=90°, Phi=0°（正前方），实测发现机箱前面板 USB 接口无屏蔽簧片，加装后辐射降 15dB。
图2：2D Cut-Plane (E-Plane/H-Plane)
E-Plane（电场面）：显示垂直极化分量，对缝隙辐射敏感；H-Plane（磁场面）：显示水平极化分量，对环路电流敏感；- 若
E-Plane峰值 >H-Plane10dB，优先查缝隙；若H-Plane峰值更高，优先查大电流环路（如电源回路）。
图3：Frequency vs. E-Field (dBμV/m)
- 叠加 CISPR 22/32 Class B 限值线（SIwave 可导入
.csv限值文件）； - 找
Margin = Limit - Simulated_Efield< 0 的频点，即超标点； - 某项目在
856.9MHz处Margin = -8dB，与TM21谐振频点完全重合，证实平面谐振是辐射主因。
5.3 整改策略：手册未写的“EMI 三刀流”
基于远场结果，我执行三级整改：
第一刀：结构手术（治本）
- 若超标频点 = 平面谐振频点（如
TM21@856.9MHz）：在电场峰值区加0R电阻桥接分割槽，或增加平面层数（如 4 层→6 层）； - 若超标频点 = 时钟谐波（如
PCIe_REFCLK*16=1.2GHz）：在时钟源端加 π 型滤波（`10nF-0R-10n
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