FPGA复位设计：异步复位同步释放与PLL上电时序落地

简介：这份 docx 技术文档聚焦 Verilog 设计中的复位机制与 PLL 配置复位，面向已具备一定 FPGA 基础、需要在实际项目中权衡同步复位、异步复位和同步释放方案的开发者。文档结合两级寄存器实例，剖析异步复位信号撤销时落在建立时间与保持时间窗口内所引发的亚稳态，以及多个寄存器可能不同步退出的隐患；同时说明同步复位虽能降低风险，却会额外占用逻辑资源、无法利用寄存器专用 CLRN 端口。内容进一步给出异步复位、同步释放的层叠寄存器实现，并讨论 PLL 输出有效前让系统其余部分保持复位的设计思路，配有综合后 RTL 视角的观察要点。压缩包共 1 个 docx 文件，约 217KB，结构集中，便于按知识点查阅与复盘。已有 2369 人学习，可作为复位方案对比、代码审查和项目设计的参考材料。

1. 别急着写 always 块：复位策略是 FPGA 系统里最容易被跳过的一层设计

有个现象很典型：一个 FPGA 项目里所有模块都规规矩矩写着always @(posedge clk or negedge rst_n)，仿真波形干净得像教科书，上板之后隔三差五跑飞一次，重新烧录又好了。反直觉的地方在于，问题往往不在逻辑本身，而在复位撤销的那一个瞬间。Verilog 里同步复位、异步复位、同步释放这三种写法，代码只差几个字符，综合出来的电路、资源开销、上电行为却完全不同；再加上 PLL 配置之后多时钟域的复位分发，这一层如果没设计清楚，后面调多久都是玄学。这套方案要解决的就是：在 FPGA 项目里把复位当成一个独立模块来设计，从机制选型、同步释放实现，一直到 PLL 上电时序和验收方法，给出可以直接照着落地的完整做法。适合正在做毕设、课设，或者要交付一版能过评审的 FPGA 设计的人。

2. 三种复位机制的电路本质：综合后的 RTL 视图才是判卷标准

写复位代码的时候，很多人只看仿真，不看综合。但复位机制的差别恰恰全在综合结果里。综合工具给出的 RTL 视图，是判断一段复位代码到底变成什么的唯一依据，也是答辩时最能讲出东西的一页。

2.1 异步复位：CLRN 端口是白送的，代价藏在撤销时刻

异步复位的写法是把复位信号挂在敏感列表里：

module async_rst_demo ( input wire clk, input wire rst_n, // 低电平有效复位 input wire a, output reg b, output reg c ); // 复位信号出现在敏感列表，任一时刻有效即触发 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin b <= 1'b0; c <= 1'b0; end else begin b <= a; c <= b; end end endmodule

这段代码综合之后，每个触发器都会带一个异步清零端 CLRN，复位信号不经过任何组合逻辑，直接连到 CLRN 上。这里有个容易被忽略的细节：即使代码里写的是高电平有效的复位，综合工具也会在内部把复位信号反相后再接到 CLRN 端，因为大多数器件的触发器清零端本身就是低有效。所以从 RTL 视图上看，异步复位不额外消耗 LUT，复位通路是一条专用的、旁路数据逻辑的路径。

优势很明显：复位断言不需要等时钟沿，时钟还没起来的时候也能把寄存器按住；不占用查找表资源；复位网络的延迟只取决于布线。

但代价藏在撤销时刻。复位信号从低变高的那一瞬间，和时钟沿没有任何约定关系。如果它恰好落在某个触发器的建立时间加保持时间窗口里，这个触发器采到的复位值就是不确定的，输出可能进亚稳态。单个触发器出问题还能靠概率蒙混过去，可一旦复位要驱动几百上千个寄存器，总有一个会踩中窗口，这就是上板偶发跑飞的来源之一。

2.2 同步复位：不占专用端口，但把复位塞进了数据通路

同步复位的写法是把复位从敏感列表里拿掉：

module sync_rst_demo ( input wire clk, input wire rst_n, // 低电平有效复位，但只在时钟沿被采样 input wire a, output reg b, output reg c ); // 敏感列表只有时钟，复位被当作数据通路上的一路输入 always @(posedge clk) begin if (!rst_n) begin b <= 1'b0; c <= 1'b0; end else begin b <= a; c <= b; end end endmodule

综合结果和异步复位完全不同：触发器不再使用 CLRN 端，复位信号被塞进 D 端前面的组合逻辑，等效于D = rst_n ? a : 1'b0，也就是把复位当成一个数据使能。这意味着每一条被复位的寄存器路径上，都多了一级与门或者一个二选一选择器，落在查找表里。

这带来两个直接后果。第一是资源：复位位宽越大，多出来的 LUT 越多，在大项目里这笔开销不小，尤其是在本来 LUT 就紧张的设计里会很明显。第二是时序：复位信号变成数据路径的一部分，组合逻辑级数增加，关键路径可能因此变长。

但它换来了一个异步复位给不了的东西——复位撤销是可分析的。复位信号走数据路径，静态时序分析会像检查普通数据一样检查它相对时钟的建立保持时间，撤销时刻落在窗口内会被工具直接报出来，而不是靠上板碰运气。另外，同步复位天然免疫撤销亚稳态，因为它在时钟沿被采样，采样结果只有 0 或 1，不存在中间态。

同步复位的代价还有一个经常被忽略的点：它依赖时钟。时钟停摆的时候，同步复位根本进不去，这对上电初期和低功耗场景是硬伤。而且复位脉冲宽度必须大于一个时钟周期，否则可能被漏采。

2.3 选型对比表：五个维度决定用哪一种

把三种机制放在一起比较，选型就不再靠感觉：

从这张表能看出一个结论：异步复位在断言侧最强，同步复位在撤销侧最强，而实际项目里两侧都要。所以多数设计的做法是把两者拼起来——断言走异步，撤销走同步，这就是异步复位同步释放。它不是第三种独立机制，而是前两种的组合用法：复位有效时走异步通路立刻按住系统，复位撤销时走同步通路让它对齐时钟沿。理解这一点，后面所有实现都是围绕它展开的。

3. 异步复位同步释放：两级寄存器怎么摆、延迟怎么算

异步复位同步释放的核心结构非常简单，两个同一时钟沿触发的层叠寄存器，串在复位通路上。但简单结构里藏着几个必须算清楚的参数，摆错位置或者漏掉属性，效果会打对折。

3.1 复位撤销落在建立保持窗口内，两级寄存器会撕裂成四种状态

先把这个机制要解决的问题说透。回到 2.1 里的两级寄存器例子：正常情况下，时钟上升沿把 a 更新给 b，b 更新给 c；一旦复位有效，b 和 c 同时清零。问题出在复位撤销的时刻不可控。

如果撤销发生在建立时间和保持时间窗口之外，一切正常。但如果落在窗口之内，时钟采样到的复位信号就是一个不确定值，于是可能出现四种结果：b 和 c 都保持复位、b 和 c 都跳出复位、b 跳出而 c 保持复位、b 保持复位而 c 跳出。前两种没问题，后两种就是系统状态撕裂——两个本该同步的寄存器一个清零一个没清，后续逻辑拿到的是自相矛盾的状态。

在小设计里这种撕裂可能只是偶发一次错误数据，在大项目里就是一整条数据通路的时序全乱。更麻烦的是它不可复现，你没法靠加打印或者抓波形稳定定位。

解决思路很直接：既然撤销时刻不可控，那就别让它直接接触目标寄存器。把复位信号先送进一个和目的一样时钟域的同步器，让同步器的输出去驱动目标寄存器的 CLRN。这样撤销时刻被强制对齐到同步器的时钟沿，目标寄存器看到的复位撤销就是一个干净的、和时钟同步的边沿。

需要注意，同步释放只处理撤销，不处理断言。断言仍然是异步的，因为同步器的 CLRN 端接的就是原始复位信号，复位一有效，同步器自己先被清零，输出立刻拉低，目标寄存器跟着复位。这就是为什么这个结构同时具备「立即复位」和「安全撤销」两个特性。

3.2 同步释放模块的代码实现与逐行说明

模块本身只有十几行，但每一行都有讲究：

module rst_sync_release ( input wire clk, // 目的时钟域时钟 input wire arst_n, // 原始异步复位输入，低有效 output wire rst_n_sync // 同步释放后的复位输出，低有效 ); // ASYNC_REG 属性告诉综合与布局工具： // 这两个寄存器是跨时钟域同步器，不要优化、不要重定时，布局时靠在一起 (* ASYNC_REG = "TRUE" *) reg rst_meta; (* ASYNC_REG = "TRUE" *) reg rst_sync; always @(posedge clk or negedge arst_n) begin if (!arst_n) begin // 断言阶段：异步清零，不等时钟，立即生效 rst_meta <= 1'b0; rst_sync <= 1'b0; end else begin // 撤销阶段：两级串联，第二级输出才对外使用 rst_meta <= 1'b1; rst_sync <= rst_meta; end end assign rst_n_sync = rst_sync; endmodule

逻辑说明：复位有效时，两个寄存器被异步清零，输出立刻为 0，目标寄存器进入复位，不依赖时钟是否在翻转。复位撤销后，第一个时钟沿把rst_meta置 1，第二个时钟沿把rst_sync置 1，对外输出才拉高。整个过程输出只可能在某一个时钟沿之后变化，撤销时刻被钉死在时钟边沿上。

参数说明：clk必须是目标寄存器实际使用的那个时钟，不能随便拿系统里任意一个时钟代替，否则同步释放就白做了。arst_n是原始复位，通常来自外部引脚或者上一级复位控制器。rst_n_sync是低有效输出，可以直接接目标寄存器的 CLRN，也可以接到下一级同步器的输入。

释放延迟要算清楚：从arst_n上升沿到rst_n_sync上升沿，中间隔着两个clk周期，再叠加复位树的布线延迟。所以系统真正可以开始工作的时刻，是复位撤销之后至少 2 到 3 个时钟周期。如果你的状态机在复位释放后第一个周期就要采样外部信号，这个延迟必须算进时序预算里，我一般会在状态机里显式等 3 拍再启动。

还有一个细节：ASYNC_REG这个属性如果不加，综合工具可能把这两个寄存器合并、重定时，或者布局时分得很远，导致两级之间的布线延迟超过一个时钟周期，同步器就失效了。这个属性不是可选项，是必选项。

3.3 复位树的落地约束：fanout、复制同步器与布局

同步器写对了，还有一层物理约束要处理。复位信号是典型的超高扇出网络，一个系统复位可能驱动几千个寄存器。综合工具会自动插缓冲器来驱动，但如果整个设计只用一个同步器输出，布线延迟和 skew 会很难控制。

常见的做法是按区域复制同步器。每个时钟区域、每个大的模块组各放一份rst_sync_release，输入都接同一个原始复位，输出各自驱动本区域的寄存器。这样每份同步器的扇出被压到合理范围，skew 可控，而且各区域的释放延迟只差一两个周期，对功能没有影响。

代价是复位撤销在不同区域之间有细微的时间差。对于模块间有握手协议的设计，这个差异必须考虑进去；对于各模块独立工作的设计，通常不敏感。判断标准很简单：如果两个模块之间在复位释放后的头几个周期就有数据交互，就要保证它们用的是同一份同步器输出，或者中间加握手。

另外，复位路径本身也要做时序约束。把复位当作普通网络放任不管，工具可能给出一个延迟很大的实现。通常的做法是对复位同步器的输出设置最大扇出约束，并在时序报告里单独检查这条路径的延迟，确保它小于一个目的时钟周期。

4. PLL 配置的复位设计：时钟没稳之前谁来兜底

单时钟域的复位做对了，项目一上 PLL 就又多一层问题。大多数 FPGA 项目都会用器件内部的 PLL 产生分频和倍频时钟，而 PLL 从配置完成到输出稳定是有一个过程的，这段时间里系统时钟处于不确定状态。复位设计要解决的核心问题就一句话：在 PLL 时钟有效输出之前，系统其他部分必须一直保持复位。

4.1 上电时序的三个阶段：参考时钟、locked、系统放行

把上电过程拆开看，能分成三个阶段。

第一阶段，外部参考时钟起振，此时 PLL 还没配置完成，输出时钟没有翻转或者频率完全不对。这个阶段唯一可靠的时钟就是外部输入的那个参考时钟。

第二阶段，PLL 配置完成，输出开始翻转，但频率和相位还在收敛，锁定指示 locked 保持为低。这个阶段的时钟可能有毛刺、频率漂移，用来驱动逻辑是不可靠的。

第三阶段，locked 拉高，输出时钟稳定，系统才可以退出复位开始工作。

问题的关键在于第二阶段的复位怎么办。如果系统用的是纯同步复位，而 PLL 输出时钟在第二阶段还没有稳定翻转，那复位根本打不进寄存器——同步复位依赖时钟沿，没时钟就没复位，这是死结。如果用的是纯异步复位，断言没问题，但 locked 拉高、时钟刚稳的那一刻撤销复位，撤销时刻又和这个刚稳定的时钟没有约定关系，亚稳态风险照样存在。

所以这个场景天然适合异步复位同步释放：断言端走异步，靠参考时钟域把复位按住；释放端走同步，对齐到各个 PLL 输出时钟域。这条推理链是整个 PLL 复位设计的立足点，答辩的时候把这三段讲清楚，比背概念有用得多。

4.2 全局复位控制器的实现：locked 门控加释放计数

全局复位控制器放在参考时钟域里，负责把外部复位和 locked 信号合成一个全局复位，输出给下游各时钟域。

module sys_rst_ctrl ( input wire clk_ref, // 外部参考时钟，PLL 配置前已稳定 input wire arst_n, // 外部复位输入，低有效 input wire pll_locked, // PLL 锁定指示，高有效 output reg sys_rst_n // 全局复位输出，低有效 ); reg [1:0] ref_sync; // 参考时钟域的同步释放寄存器 reg locked_d0, locked_d1; // locked 打两拍，去亚稳态 reg [7:0] hold_cnt; // 释放保持计数器 // 第一级：外部复位在参考时钟域做异步复位同步释放 always @(posedge clk_ref or negedge arst_n) begin if (!arst_n) ref_sync <= 2'b00; else ref_sync <= {ref_sync[0], 1'b1}; end // 第二级：locked 是 PLL 输出，相对 clk_ref 是异步信号，先同步 always @(posedge clk_ref) begin locked_d0 <= pll_locked; locked_d1 <= locked_d0; end // 第三级：合成全局复位，locked 未稳或计数未满时保持复位 always @(posedge clk_ref or negedge arst_n) begin if (!arst_n) begin sys_rst_n <= 1'b0; hold_cnt <= 8'd0; end else if (!ref_sync[1] || !locked_d1) begin // PLL 未锁定或参考复位未释放，系统保持复位 sys_rst_n <= 1'b0; hold_cnt <= 8'd0; end else if (hold_cnt != 8'hFF) begin // locked 已稳，再等 255 个参考时钟周期做释放余量 hold_cnt <= hold_cnt + 1'b1; sys_rst_n <= 1'b0; end else begin sys_rst_n <= 1'b1; // 放行系统 end end endmodule

逻辑说明：第一段把外部复位在参考时钟域做同步释放，得到ref_sync[1]，它是一个和clk_ref对齐的干净信号。第二段把 PLL 的 locked 打两拍，因为 locked 虽然名字叫指示信号，本质上还是一个跨时钟域的异步信号，直接拿来做判断同样会踩亚稳态。第三段是核心：只要参考复位没释放或者 PLL 没锁定，sys_rst_n就保持低，系统被按住；两者都满足之后，再数 255 个参考时钟周期才放行，给时钟稳定留出余量。

参数说明：hold_cnt的位宽决定了释放延迟，8 位是 255 个周期，参考时钟 50MHz 的话大约是 5 微秒。如果 PLL 的锁定时间较长或者参考时钟频率较低，可以适当加大位宽。这里的 255 不是硬性要求，是一个经验值，作用是在 locked 拉高之后再留一段缓冲，避免 locked 抖动导致误放行。

还有一个设计点值得说：locked 如果在上电后已经拉高、运行途中因为参考时钟抖动或者电源波动掉低，这个控制器会把系统重新按回复位，等 locked 恢复后再数满 255 个周期重新放行。这个行为在稳定性要求高的项目里是必须的，比让系统带着失锁的时钟继续跑要安全得多。

4.3 多时钟域的复位分发：每个域各做一次同步释放

sys_rst_n在参考时钟域产生，相对 PLL 输出的各个时钟域来说，它仍然是异步信号，不能直接接过去当复位用，否则前面做的同步释放等于没做。正确的做法是每个时钟域各放一份同步释放模块。

module rst_sync_per_domain ( input wire clk_domain, // 本时钟域的 PLL 输出时钟 input wire arst_n_in, // 来自 sys_rst_ctrl 的全局复位 output wire rst_n_domain // 本时钟域的复位输出 ); (* ASYNC_REG = "TRUE" *) reg s0; (* ASYNC_REG = "TRUE" *) reg s1; always @(posedge clk_domain or negedge arst_n_in) begin if (!arst_n_in) begin s0 <= 1'b0; s1 <= 1'b0; end else begin s0 <= 1'b1; s1 <= s0; end end assign rst_n_domain = s1; endmodule

逻辑说明：这个模块和 3.2 里的同步释放模块结构完全一样，区别在于输入来源和使用场景。arst_n_in来自全局复位控制器，对本域来说是异步的，接在 CLRN 端可以保证锁定之前无论时钟有没有翻转、有没有毛刺，寄存器都被按在复位状态——因为异步清零不依赖时钟。等到时钟稳定、全局复位撤销，两级同步器再把撤销对齐到本域时钟沿。

参数说明：clk_domain必须是本域实际使用的时钟，每个 PLL 输出时钟配一份。如果某个模块用的是时钟使能而不是独立时钟，不需要单独做同步器，直接共用所在时钟域的复位输出即可。

这个结构的部署位置也要注意。同步器必须放在它服务的那个时钟域内部，物理上靠近被复位的寄存器组，不能全堆在顶层让工具随便布线。多域分发的时候，顶层的sys_rst_n只是逻辑上的全局复位，实际到达每个域的路径延迟不同，这也解释了为什么每个域必须各自做一次同步释放，而不能共用一个输出。

5. 常见问题与排查：五个最容易翻车的复位设计点

复位设计的坑有个共同特点：仿真不报错，综合不报错，只有上板偶发。下面五条是从实际项目里攒出来的，每条按现象、原因、解决的顺序写，排查的时候可以照着对。

5.1 复位撤销违反建立保持时间

现象：系统大部分时间正常，偶发跑飞，重新烧录或者重新上电后恢复，抓波形看不到明显异常。

原因：复位直接接在寄存器 CLRN 端，撤销时刻和时钟沿没有约定关系，落在建立保持窗口内导致部分寄存器进入亚稳态，两个本该同步的寄存器状态撕裂。

解决：把复位通路换成异步复位同步释放，撤销经过两级同步器对齐时钟沿。改完之后在时序报告里单独检查同步器输出的路径延迟，确保小于一个目的时钟周期。

5.2 复位信号直接跨时钟域打过去

现象：单时钟域仿真完全正常，加了 PLL 之后某个模块偶尔不进复位或者复位释放比别的模块慢一拍。

原因：全局复位在一个时钟域产生，直接接到另一个时钟域的寄存器 CLRN 上，两个时钟没有相位关系，撤销时刻对第二个域来说仍然是异步的。

解决：每个时钟域各放一份同步释放模块，输入接同一个全局复位，输出只驱动本域。不要图省事用一个同步器输出接遍所有域。

5.3 PLL 还没 locked 就放行系统

现象：上电后系统偶尔启动异常，重新上电又好了，或者在电源波动之后进入异常状态不再恢复。

原因：复位控制器没有把 locked 纳入判断，PLL 输出时钟还在收敛阶段系统就已经退出复位，逻辑在不可靠时钟下跑了几十个周期，状态机跑到了非法状态。

解决：把 locked 同步后接入复位控制器做门控，未锁定期间强制保持复位；锁定之后再等若干周期放行。同时把 locked 掉低作为重新复位条件，防止运行中失锁后系统带病运行。

5.4 同步复位被综合成使能后扇出爆炸

现象：综合报告里 LUT 用量比预期高出一截，时序报告里复位相关的路径延迟偏大，布局后出现局部布线拥塞。

原因：整个设计用纯同步复位，每个触发器前面都多了一级复位选择逻辑，复位信号作为高扇出网络进入了数据通路，既要驱动几千个 LUT 输入，又要满足时序。

解决：改成异步复位同步释放，复位回到专用的 CLRN 通路，不占数据逻辑。同步器输出如果扇出仍然过大，按区域复制多份，把单份扇出压到合理范围。

5.5 仿真初值 X 与异步复位混用，波形对不上板级行为

现象：仿真里复位释放后头几个周期出现大量 X，或者仿真完全正常但上板行为不一致。

原因：仿真时寄存器初值是 X，异步复位能把它们清零，但有些信号没有被复位覆盖，或者 testbench 里复位脉冲太短，没有跨过完整的时钟沿；另外仿真器对异步复位的建模和实际器件的上电行为也有差异。

解决：testbench 里复位脉冲至少保持若干个时钟周期再撤销，并且在撤销后观察同步器输出的延迟是否符合预期；设计上确保所有需要确定初值的寄存器都在复位分支里被赋值，不留遗漏。

6. 验收与答辩：用三张图和一份报告证明复位设计是可靠的

复位设计不像功能模块那样能靠一个用例证明对错，验收要靠证据链。我一般准备三样东西：一张复位释放的仿真波形、一份综合后的 RTL 视图截图、一份时序报告里复位路径的检查结果。

仿真波形要看的是时间关系，不是看有没有波形。把外部复位、参考时钟、locked、全局复位、各域复位输出全放到一张图上，标注出几个关键间隔：外部复位撤销到同步器输出拉高的间隔是不是 2 个时钟周期，locked 拉高到全局复位释放的间隔是不是等于设定的计数值，各域复位释放之间的偏差有多大。这几个数字对得上，释放逻辑就是对的。

RTL 视图要看的是综合结果有没有跑偏。异步复位的寄存器应该带 CLRN 端，同步释放的同步器应该是两个串联触发器且没被优化掉，同步复位的设计里复位应该出现在数据通路的逻辑里。如果代码写的是同步释放、综合出来却找不到那两个寄存器，说明属性没生效或者被工具合并了，要回去改约束。

时序报告看的是复位路径延迟和扇出。同步器输出的路径延迟必须小于一个目的时钟周期，单份同步器驱动的负载数量要在设定范围内。

把这几项整理成一张验收表，答辩的时候按表讲，比临场发挥稳得多：

答辩时最容易被问的是「你为什么不用纯同步复位」和「两级够不够、为什么不是三级」。前者的答案是时钟停摆时同步复位失效，后者要答出两级已经能把亚稳态概率压到可接受范围，第三级只增加延迟不改变性质，除非时钟频率极高或者对可靠性要求特别严，才会考虑加级或者加握手。

从那以后我每次开新工程，第一件事就是把复位控制器和同步释放模块先画出来、先仿真验证，再往里填业务逻辑——这个顺序反过来，后面排查的成本会翻好几倍。希望这套做法能帮到你。

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