LTCC带通滤波器HFSS建模：T型拓扑与1200 MHz设计

简介：《LTCC带通滤波器(LC)设计》是一份面向电子通信、微波射频方向初学者与课程学习者的PDF教程，聚焦低温共烧陶瓷带通滤波器从电路原理到三维电磁仿真的完整设计路径，帮助读者理解LC谐振器选型、中心频率与带宽控制以及带外抑制等关键问题。压缩包内仅含1个PDF文件，体积约3.01MB，篇幅集中、便于按章节阅读，适合作为课程设计或入门自学的轻量资料。目前已有4085人学习，说明其在LTCC滤波器入门内容中具有一定参考价值。教程结合Ansoft Designer与HFSS，串联原型电路计算、元件值变换、LTCC基板适配和仿真优化，并讨论Π型与T型带通滤波器在低介电常数基板上的取舍，读者可据此建立从指标到电路、再到三维仿真的设计思路，减少盲目试错。

1. 从一块6 mm×4.2 mm的LTCC滤波器说起：为什么先定T型拓扑再开HFSS

做电子通信课程资源里这套3D LTCC带通滤波器设计，最反直觉的一步不是打开HFSS画盒子，而是先在低介电常数基板上排除Π型拓扑。LTCC LC带通滤波器的并联谐振腔Q值受电感牵制，低K基板要把电容做大才能压住频率，版图面积和寄生电感很快失控；T型把串联谐振腔的Q值压在电容上，反而允许电感做大、电容做小。这个方案围绕中心频率1200 MHz、带宽400 MHz、带外抑制f0±480 MHz大于50 dB、驻波比小于1.5、中心插损小于1 dB展开，适合正在做电子通信课程设计、毕业设计，或需要一套可复现HFSS建模流程的读者。整套课程资源按“指标拆解—叠层建模—LC单元—联合仿真—验收”组织，下面从指标怎么落到变量开始。

2. 需求与指标拆解：1200 MHz中心频率、400 MHz带宽如何落到可仿真参数

2.1 指标不是五个数字：通带、过渡带和阻带的边界要先画清

中心频率1200 MHz、带宽400 MHz，换算成通带就是1000 MHz到1400 MHz，相对带宽400/1200≈33.3%。这个相对带宽已经不算窄带，LC集总参数结构在1.2 GHz附近还能做，但电感Q值和耦合结构会变得敏感。带外抑制写的是f0±480 MHz处大于50 dB，也就是720 MHz和1680 MHz两个点；从通带边缘1000 MHz到720 MHz、从1400 MHz到1680 MHz，各留出280 MHz过渡带。验收时不能只看中心频率一个点，至少要把1000 MHz、1200 MHz、1400 MHz、720 MHz、1680 MHz五个频点写进检查表。

材料参数也要同步落到模型里：LTCC生料带相对介电常数5.9、损耗正切0.002、单层膜厚93 μm；案例采用15层陶瓷、8层印刷层，总高度1.475 mm；测试基板FR4相对介电常数4.4、损耗正切0.004、覆铜0.01 mm、整体厚度0.502 mm；银浆和铜浆印刷厚度按0.01 mm，最小线宽和最小线间距都是0.1 mm。整体设计尺寸6 mm×4.2 mm×1.475 mm，这个尺寸决定了后面空气盒、端口和隔离地不能随便放大。

公开案例里，有团队做300 MHz窄带LC滤波器，中心插损4.94 dB、1 dB带宽内驻波小于1.5，270 MHz和330 MHz衰减分别56.38 dB和60.38 dB；也有团队做1.5 GHz、800 MHz带宽LC滤波器，带内插损小于2 dB、带外抑制大于50 dB；还有2.45 GHz、340 MHz带宽案例插损约-0.6 dB。它们说明指标组合跨度很大，不能拿一个案例的L/C直接套到1200 MHz、400 MHz这套指标上。我一般会先把插损、驻波、带外抑制各留10%到20%的仿真余量，再进入三维建模，否则后面优化会一直补东墙漏西墙。

2.2 拓扑选择：低介电常数基板上T型比Π型更稳

带通滤波器的原型电路常见四类：电容耦合Π型、电感耦合Π型、电容耦合T型、电感耦合T型。Π型的谐振器是并联谐振，谐振腔Q值主要由电感决定，电感不能做得太大，否则Q值低；低介电常数基板上电容密度小，要把电容做大就得加面积，寄生电感和自谐振频率会一起恶化。T型的谐振器是串联谐振，串联谐振腔Q值主要由电容决定，电感可以做大、电容可以做小，正好贴合低K基板的工艺特点。

这套案例的材料介电常数5.9，属于偏低K的LTCC基板，选T型串联合适。具体到耦合方式，如果层间耦合以电容为主，就走电容耦合T型；如果螺旋电感之间的互感更强，就走电感耦合T型。案例变量里有L1、Ls1、Lx1、W2、s1、s2、CB、CB1这些尺寸，实际就是在调串联谐振腔和耦合量。通常的做法是先在Ansoft Designer里用集总LC原型跑出S参数，确认阶数和耦合系数，再把电感、电容映射到HFSS三维结构，不能一上来就在HFSS里盲扫。

提示：拓扑选错时，后面HFSS优化只能修小偏差，修不了Q值和面积的根本矛盾。先定T型，再谈线宽和层数。

2.3 变量表：把版图尺寸、叠层厚度和材料参数统一成HFSS设计变量

HFSS里最容易翻车的是单位。教程给的单层膜厚是93 μm，HFSS设计变量如果按mm建，就要写0.093，不能写93。下面这段Python只做参数表校验，把输入变量统一成mm，并算出总高度，避免建模时手算错。

# 参数表校验：全部长度单位统一为mm params = { "f0_mhz": 1200, "bw_mhz": 400, "rej_offset_mhz": 480, "vswr_max": 1.5, "il_max_db": 1.0, "eps_r": 5.9, "tand": 0.002, "layer_h_mm": 0.093, "n_ceramic": 15, "n_print": 8, "print_h_mm": 0.01, "L": 4.2, "W": 6.0, "W1": 0.32, "L1": 2.0, "Ls1": 2.0, "Lx1": 0.7, "s1": 0.6, "s2": 0.4, "r1": 0.15, "W2": 0.15, "Lb": 0.05, "Wcb": 0.2, "Lc1": 1.7, "Wc1": 2.2, "Lc2": 1.1, "L2": 2.0, "Lc3": 2.1, "W3": 0.2, "min_line_mm": 0.1 } H = params["n_ceramic"] * params["layer_h_mm"] + params["n_print"] * params["print_h_mm"] assert abs(H - 1.475) < 1e-6, f"总高度异常: {H}" for k in ["W1", "W2", "Wcb", "W3", "r1"]: assert params[k] >= params["min_line_mm"], f"{k}低于最小线宽" print("H =", round(H, 3), "mm") print("通带 =", params["f0_mhz"] - params["bw_mhz"]/2, "~", params["f0_mhz"] + params["bw_mhz"]/2, "MHz")

这段代码的逻辑很直接：先把材料层厚、层数、印刷层厚放在同一个字典里，用15×0.093+8×0.01算出1.475 mm；再检查W1、W2、Wcb、W3、r1这些关键尺寸是否低于0.1 mm最小线宽。参数说明里，layer_h_mm是单层陶瓷厚度，print_h_mm是单层印刷厚度，H不是独立变量，而是由层数和层厚算出来的约束值。HFSS的Design Properties里建议把H写成表达式15er_H+8s_H，er_H设为0.093 mm，s_H设为0.01 mm，后续改层数或层厚时总高度自动跟着变。

2.4 从指标到初始L/C：用相对带宽和外部Q做第一轮估算

带通滤波器的相对带宽FBW=BW/f0=400/1200≈0.333。切比雪夫原型查表得到g0、g1、g2、g3、g4后，外部Q和耦合系数可以先用下面这组关系估算：输入外部Qe1=g0g1/FBW，输出外部Qen=gng(n+1)/FBW，相邻谐振器耦合系数k(i,i+1)=FBW/sqrt(g_i*g(i+1))。这组值不是最终版图尺寸，但能告诉你耦合是强还是弱，避免把谐振器间距s1一开始就设得过大。

# 以3阶切比雪夫0.1 dB波纹g值为例，演示外部Q和耦合系数计算流程 FBW = 400 / 1200 g = [1.0, 1.0316, 1.1474, 1.0316, 1.0] # 仅演示计算流程，不是本案例最终阶数 Qe_in = g[0] * g[1] / FBW Qe_out = g[3] * g[4] / FBW k12 = FBW / (g[1] * g[2]) ** 0.5 k23 = FBW / (g[2] * g[3]) ** 0.5 print("FBW =", round(FBW, 3)) print("Qe_in/Qe_out =", round(Qe_in, 2), round(Qe_out, 2)) print("k12/k23 =", round(k12, 3), round(k23, 3))

这段代码只演示“指标→Qe/k”的换算，g值取3阶0.1 dB波纹做例子，不代表这套1200 MHz案例最终就是3阶。参数说明里FBW是相对带宽，g列表是低通原型值，Qe_in和Qe_out分别对应输入、输出外部Q，k12和k23是相邻谐振器耦合系数。算出来的k如果偏大，版图上就要缩短谐振器间距或加大耦合面积；k偏小则相反。先有这组数，再去HFSS里调s1、CB、CB1，方向会清楚很多。

3. 总体三维建模：15层陶瓷与8层印刷层的叠层组织

3.1 叠层与材料：先把H=1.475 mm算死

案例的叠层是15层陶瓷加8层印刷层，单层陶瓷93 μm，单层印刷10 μm，总高度15×0.093+8×0.01=1.475 mm。这个高度不是随手写的，它决定了LTCC介质盒的Z向尺寸，也决定了端口和隔离地在Z向怎么排。介质材料相对介电常数5.9、损耗正切0.002，建模时要把这两个值写进材料属性，不能只改名字不改参数。银浆和铜浆的厚度按0.01 mm，电导率按工艺文件填，别用默认的理想导体代替，否则插损会偏乐观。

整体尺寸6 mm×4.2 mm×1.475 mm，变量表里L=4.2 mm、W=6 mm，注意L和W的对应关系，别在HFSS里把长边和短边建反。最小线宽和最小线间距0.1 mm，意味着W2=0.15 mm、Wcb=0.2 mm、W3=0.2 mm、r1=0.15 mm这些值都在工艺窗口内，但不能再往下压。介质盒外面要包空气盒，空气盒每边通常留出最高关注频率对应波长的四分之一以上，这套指标关注到1680 MHz，空气盒不要贴着介质盒建。

提示：H用表达式算，不要手填1.475。层数一改，手填值就会和叠层对不上，后面中心频率偏了都找不到原因。

3.2 建模顺序：空气盒—介质盒—端口—隔离地—电路层

HFSS建模顺序建议按“空气盒→LTCC介质盒→端口→隔离地→电路层”走。先建空气盒并设成air，再建LTCC介质盒，尺寸用L、W、H控制，材料设成5.9/0.002。端口部分教程用IN和IN1做布尔相减，再沿Y轴镜像出IN_1；端口地ZJ和ZJ1相减后沿X轴镜像出ZJ_1。隔离地PM和PM1、PM1_1相减后复制平移出PM2。电路层再按C、C_1、C_2、C_3、CB、CB1、DK、L、L_1、L_2、L_3的顺序建。

# HFSS建模顺序配置：按顺序执行，避免布尔运算找不到对象 build_order = [ ("Air", "空气盒", "air"), ("LTCC", "介质盒", "eps_r=5.9, tand=0.002"), ("IN/IN1", "输入端口相减", "Silver"), ("IN_1", "端口沿Y轴镜像", "Silver"), ("ZJ/ZJ1", "端口地相减", "Silver"), ("ZJ_1", "地沿X轴镜像", "Silver"), ("PM/PM1/PM1_1", "隔离地相减", "Silver"), ("PM2", "隔离地复制平移", "Silver"), ("C/C_1/C_2/C_3", "电容极板", "Silver"), ("CB/CB1", "耦合电容", "Silver"), ("DK", "过孔/连接块", "Silver"), ("L/L_1/L_2/L_3", "螺旋电感走线", "Silver") ] for name, purpose, material in build_order: print(f"{name:16s} | {purpose:12s} | {material}")

这段配置不替代HFSS操作，它的作用是把建模顺序固定下来。参数说明里，Air是空气盒，LTCC是介质盒，IN/IN1和ZJ/ZJ1是端口与地，PM/PM1/PM1_1是隔离地，C/CB/DK/L是电路层对象。顺序错了，布尔相减和镜像很容易选错对象，后面改一个端口尺寸就会牵动一片。我一般会在工程树里按“Air、LTCC、Port、GND、Circuit”分组，命名和变量表保持一致，换人接手也能看懂。

3.3 参数化变量与单位：HFSS里最容易输错的三类值

第一类是厚度：er_H=93 μm，在HFSS里按mm建就写0.093，s_H写0.01，H写15er_H+8s_H。第二类是线宽：W1=0.32、W2=0.15、Wcb=0.2、W3=0.2，单位都是mm，不要写成0.32 μm。第三类是半径和间距：r1=0.15、s1=0.6、s2=0.4，r1是过孔半径还是直径要在变量注释里写清，避免后面过孔阵列建大一圈。变量L1=2、Ls1=2、Lx1=0.7、Lc1=1.7、Wc1=2.2、Lc2=1.1、L2=2、Lc3=2.1、Lb=0.05，这些值直接对应版图里的电感长度、电容长宽和耦合块尺寸。

# 生成HFSS设计变量表达式，单位统一mm hfss_vars = { "L": "4.2mm", "W": "6mm", "s_H": "0.01mm", "er_H": "0.093mm", "H": "15*er_H+8*s_H", "W1": "0.32mm", "L1": "2mm", "Ls1": "2mm", "Lx1": "0.7mm", "s1": "0.6mm", "s2": "0.4mm", "r1": "0.15mm", "W2": "0.15mm", "Lb": "0.05mm", "Wcb": "0.2mm", "Lc1": "1.7mm", "Wc1": "2.2mm", "Lc2": "1.1mm", "L2": "2mm", "Lc3": "2.1mm", "W3": "0.2mm" } for k, v in hfss_vars.items(): print(f"{k} = {v}")

这段变量表把HFSS Design Properties里要填的表达式列出来。逻辑是：凡是厚度和线宽都带mm后缀，H不填死值而是引用er_H和s_H，方便改层数。参数说明里，er_H是单层陶瓷厚度，s_H是单层印刷厚度，r1按半径使用；如果工艺文件给的是直径，要先除以2再填。HFSS里变量名不要用中文，变量注释可以写中文，后面做参数扫描时按s1、W2、Lc1这几个关键量扫，别一股脑全扫。

3.4 端口、隔离地与测试基板：别把测试夹具当空气

端口部分不只是画两块金属。教程里IN和IN1相减后沿Y轴镜像，ZJ和ZJ1相减后沿X轴镜像，目的是做出对称的输入输出和地结构。实际仿真时端口尺寸、端口到谐振器的距离、端口地回流的连续性都会影响S11和插损。隔离地PM用于压端口间耦合和带外抑制，PM2复制平移后要检查有没有和电路层短接。测试基板FR4厚0.502 mm、介电常数4.4、损耗正切0.004、覆铜0.01 mm，如果验收要看测试曲线，最好把FR4测试板一起建进模型，或者至少在联合仿真时把测试板损耗折算进去。

带外抑制到1680 MHz，扫描范围不要只扫1.0～1.4 GHz。通常会把扫描范围放到0.8～2.2 GHz，720 MHz和1680 MHz两个验收点都要落在扫描范围内，插值扫描点数要够密，不然带外抑制点会漏掉。端口去嵌方式在HFSS里设置一次后要固定，后面改版图不要换端口类型，否则前后S参数没有可比性。血泪经验是：端口地少一块、隔离地多一条缝，带外抑制可能从50 dB掉到40 dB，中心频率却看起来没怎么变，排查时很容易只盯谐振器。

4. LC谐振单元与版图实现：螺旋电感、平行板电容和耦合结构怎么落地

4.1 电感：垂直螺旋的层数、线宽和过孔不是越密越好

案例的等效电感采用垂直螺旋结构，变量里L1=2 mm、Ls1=2 mm、Lx1=0.7 mm、W2=0.15 mm、s2=0.4 mm、r1=0.15 mm，分别对应电感走线长度、螺旋段、引出段、线宽、间距和过孔半径。垂直螺旋电感的好处是把电感放到多层里，面积省下来；代价是过孔和层间耦合会拉低Q值。电感值不能一味做大，低K基板上电感做大了Q值低，插损会上去；T型拓扑允许电感做大，但也要给线宽留余量，W2=0.15 mm已经接近0.1 mm最小线宽，不能再压。

实际调电感时，我一般先固定线宽W2和过孔r1，只扫走线长度L1和螺旋段Ls1，把电感值拉到目标附近；再看Q值，如果Q值不够，优先加线宽或加并联过孔，而不是继续加长度。电感值偏大时中心频率会往下掉，耦合也会变强，这时候不要只改电容，先把电感拉回设计值，否则后面电容和耦合一起调会乱。

4.2 电容：平行板电容的面积由介电常数和层厚决定

平行板电容的估算公式是C=ε0εrA/d，A是极板重叠面积，d是介质厚度。案例里Wc1=2.2 mm、Lc1=1.7 mm，按单层0.093 mm、εr=5.9估算，电容大约在2 pF量级；实际结构还有边缘电容和多层并联，最终值要以HFSS提取为准。低K基板的电容密度低，同样容值要比高K基板占更大面积，所以T型拓扑把电容做小是关键。Wcb=0.2 mm、Lc2=1.1 mm、Lc3=2.1 mm这些耦合块尺寸，不能只看面积，还要看它和相邻谐振器的距离。

# 平行板电容粗算：仅用于初始面积评估，最终以HFSS提取为准 eps0 = 8.854e-12 eps_r = 5.9 Wc1_mm, Lc1_mm, d_mm = 2.2, 1.7, 0.093 A = (Wc1_mm * 1e-3) * (Lc1_mm * 1e-3) C = eps0 * eps_r * A / (d_mm * 1e-3) print("极板面积 =", round(A * 1e6, 2), "mm^2") print("单层平行板电容 ≈", round(C * 1e12, 2), "pF")

这段代码算的是单层平行板电容，参数说明里Wc1_mm和Lc1_mm是极板长宽，d_mm是介质厚度，eps_r是相对介电常数。算出来2 pF左右只作初始面积参考，实际版图里电容可能由多层极板并联，边缘电容也会贡献一部分。调电容时先改极板长宽，不要一上来改层厚，层厚一动整个叠层和H都跟着动，后面所有变量都要复核。

4.3 耦合结构：耦合系数k和外部Q怎么在版图里调

耦合系数k决定带宽，外部Q决定通带边缘的陡度。前面算出的k如果偏大，版图上要减小谐振器之间的耦合，比如加大s1、缩小CB/CB1重叠面积；k偏小则反过来。外部Q主要通过端口到第一个谐振器的距离、端口耦合块尺寸来调，端口耦合太强会让通带边缘变圆，太弱则插损上去。案例变量s1=0.6 mm、s2=0.4 mm、CB/CB1和Lc2/Lc3都是调耦合的抓手，实际优化时不要同时动，一次只动一组。

# 联合仿真迭代记录：每轮只改一组变量，便于回溯 runs = [ {"run": 1, "s1": 0.60, "CB": 0.20, "note": "初始值"}, {"run": 2, "s1": 0.55, "CB": 0.20, "note": "带宽偏窄，减小s1增强耦合"}, {"run": 3, "s1": 0.55, "CB": 0.22, "note": "带内波纹偏大，微调耦合电容"} ] for r in runs: print(f"Run {r['run']}: s1={r['s1']}mm, CB={r['CB']}mm, {r['note']}")

这段记录表不是仿真结果，而是迭代习惯：每轮只改s1或CB一组，备注写清为什么改。参数说明里s1是谐振器间距，CB是耦合电容尺寸。Ansoft Designer里先跑电路S参数，再把HFSS提取的S参数回灌，观察中心频率、带宽、带内波纹和带外抑制四个量。通常迭代3到5轮能收敛，超过5轮还在大改，说明拓扑或初始L/C不对，要回到第2章重新算，不要在HFSS里硬扫。

4.4 版图落地：最小线宽0.1 mm和银浆/铜浆的工艺约束

版图落地要过工艺窗口：最小线宽0.1 mm、最小线间距0.1 mm，银浆和铜浆厚度0.01 mm。W2=0.15 mm、Wcb=0.2 mm、W3=0.2 mm都在窗口内，但电感的s2=0.4 mm、s1=0.6 mm这些间距不要为了调耦合压到0.1 mm附近，否则工艺偏差会直接吃掉设计余量。过孔r1=0.15 mm，过孔阵列的间距也要 check，别让过孔把电感走线切得太碎。整体6 mm×4.2 mm的版图里，端口、隔离地、电路层要留出切割道和测试点，别把金属铺到边界上。

版图完成后做一次DRC式自检：线宽、线距、过孔半径、层间重叠、端口到地距离、隔离地是否连续。银浆和铜浆的方阻不同，插损仿真里材料电导率要按实际浆料填，不能银浆铜浆混用一个值。HFSS里材料属性改完后，记得把模型里所有Silver对象检查一遍，别有的块是理想导体、有的块是银，否则插损曲线会看起来“玄学”地好。

5. 避坑与排查：LTCC LC滤波器从仿真到测试最容易翻车的五处

5.1 前仿与三维模型阶段的三处高频问题

第一处是中心频率偏移。现象是HFSS跑出来通带中心不在1200 MHz，可能偏到1150 MHz或1250 MHz，带外抑制点也跟着挪。原因多半是介质厚度或介电常数填错，er_H把93 μm写成93 mm，或者H手填1.475但层数改了没同步；也可能是金属厚度没建，电容极板按零厚度算，实际银浆0.01 mm会改变有效介电常数。解决方法是把H改成表达式15er_H+8s_H，材料介电常数和损耗正切按5.9/0.002填，银浆铜浆厚度0.01 mm建出来，然后只扫er_H±0.05做灵敏度检查。中心频率对介电常数很敏感，er_H差0.1，频率可能差几十MHz，先确认材料参数再调版图。

第二处是带宽不够或带内波纹大。现象是S21在1000～1400 MHz内不平，边缘掉得快，或者带宽只有300 MHz。原因通常是耦合系数k没调对，s1=0.6 mm和CB/CB1的耦合量偏弱；也可能是外部Q不对，端口耦合太弱导致插损大、边缘圆。解决方法是回到Ansoft Designer电路模型，用第2章算出的k和Qe对照，先调s1看带宽，再调CB/CB1看波纹，最后调端口耦合块看插损。每次只改一组变量，改完记录中心频率、带宽、插损三个数，

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