小逻辑器件LVC/AUC/AUP选型：电压域、驱动与Ioff取舍

画原理图的时候，逻辑门往往是最不被当回事的那一类器件。一个 2 输入与非门而已，BOM 里填个 1G00，封装选 SOT-23-5，随手一放就过去了。真正让人回头看数据手册的，通常是板子回来之后才发现的问题：待机电流比预算高出一个数量级，电池撑不过预期的一半；或者 5V 域的信号灌进 3.3V 供电的门电路里，跑了两周之后某一批板子开始间歇性失灵；又或者一条看着很短的走线，信号边沿软得像一条斜坡，后级触发器偶尔多翻一次。

这些问题追到根子上，八成不是电路拓扑错了，而是逻辑器件系列选错了。市面上常见的单门、双门小逻辑器件，按工艺和定位大致能分成几个系列，其中 LVC、AUC、AUP 这三条线覆盖了绝大多数中小规模逻辑需求。它们的功能代号完全一致——同样是 00 就是与非门，同样是 125 就是三态缓冲器——但内部的工艺取向、电压范围、驱动能力、静态功耗差得非常远。把它们当成可以互换的“同一个门”，是很多人踩坑的起点。

这篇内容想做的事情很直接：把 LVC、AUC、AUP 三条线的取舍逻辑讲透，给出可以直接落到选型表里的判断依据，再把实际调试中遇到过的几类典型问题摊开说。适合正在做混合电压系统、低功耗便携设备、或者只是想把手上那块板子的待机电流压下去的人看。不管你是刚接触小逻辑器件的新手，还是画了多年原理图、习惯性只看功能代号的老手，下面这些换算和边界条件应该都能派上用场。

1. 三个前缀对应的是三条不同的取舍曲线

1.1 一次混压板上的待机电流超标

早些年做过一块多电压域的采集板，主控 3.3V，前端传感器 5V，中间用单门缓冲器做隔离。当时图省事，整个 BOM 里所有小逻辑统一用了同一个系列，功能代号对就行。板子焊回来功能全通，实验室里跑了几天没毛病，直到做整机待机功耗测试，发现关机状态下还有几百微安的漏流，比预算高了一个数量级。

拆开查了两天才定位到：一部分器件的供电轨在关机时先掉电，而输入端仍然挂着 5V 信号，电流从输入端的保护结构倒灌进已经断电的芯片里，再通过电源轨泄放出去。功能上完全看不出异常，因为它压根不是逻辑错误，是断电状态下的端口行为没管住。

那次之后养成了一个习惯：选小逻辑器件，先看三件事——电压域宽不宽、驱动够不够、断电时端口是什么状态。功能代号反而是最后才确认的东西。LVC、AUC、AUP 这三个系列，恰好就是在这三个维度上做出了三种截然不同的取舍。

1.2 从型号串里读出工艺定位

先拆一下命名。业界通用的这类小逻辑器件，型号串一般是“系列前缀 + 门数 + 功能代号”的结构。门数位上的 1G 表示单门、2G 表示双门、3G 表示三门；功能代号是行业通用的数字编码，比如 00 是 2 输入与非、02 是 2 输入或非、04 是反相器、08 是 2 输入与、32 是 2 输入或、86 是异或、14 是施密特反相器、17 是施密特缓冲器、125 是三态缓冲（低有效使能）、126 是三态缓冲（高有效使能）、74 是 D 触发器、3157 是单路 SPDT 模拟开关。

所以看到xxLVC1G00、xxAUC1G00、xxAUP1G00这三个型号，功能完全一样，都是单路 2 输入与非门，封装可以完全一致，引脚定义也兼容。差别全在前缀那三个字母上。

这三个字母透露的信息量其实很大：

• LVC里的 L 指低电压，V 指宽电压范围，整体定位是“能在宽压域里干活、还能带得动负载”的通用型。
• AUC里的 A 是先进，U 是超低功耗，定位是“在低压域里把速度做到极致”。
• AUP里的 A 同样是先进，U 同样是超低功耗，P 通常指向带断电保护（power-down protection）的能力，定位是“静态电流压到极限、并且断电时端口要老实”。

一句话概括：LVC 拼的是通用性，AUC 拼的是速度，AUP 拼的是静态功耗和断电安全。三个系列不是新旧替代关系，是三条并行的产品线，各有各的活要干。

1.3 关键参数横向对照

下面这张表是三条线的典型量级对照。需要强调：不同厂家、不同功能代号、不同封装的具体数值会有出入，尤其是延迟和驱动会随供电电压明显变化，实际设计一定要以手上那份具体型号的数据手册为准。这里的数字用来建立量级概念，不能直接当规格抄进设计文档。

看这张表容易产生一个误解：AUC 除了电压窄，其他好像全面占优。实际上不是。延迟低是因为它工作在低电压域、负载电容小、器件尺寸压得紧，代价是驱动弱、噪声容限窄、对走线和负载极其敏感。AUP 静态电流低，代价是驱动更弱、边沿更慢。LVC 看起来各项都不突出，但正因为哪一项都不差，它成了绝大多数场景下的默认答案。

2. LVC：宽压域与强驱动撑起的通用底座

2.1 1.65V 到 5.5V 覆盖了什么

LVC 最值钱的地方就是那个宽压域。1.65V 起步意味着它能陪 1.8V 域一起工作，5.5V 封顶意味着它能直接挂在 5V 轨上，中间 2.5V、3.3V 全部通吃。同一个型号，换不同的供电轨就能适配不同的系统电压，物料种类能压下来一大截。

更关键的是它的输入结构。多数 LVC 单门型号的输入端可以承受 5.5V，不管你供电给的是 1.8V 还是 3.3V。这一点在混合电压系统里极其好用：3.3V 供电的 LVC 门，输入端直接接 5V 信号，不需要额外加电平转换芯片，也不需要电阻分压。信号从 5V 域进、从 3.3V 域出，一个器件把隔离和电平转换两件事一起干了。

反过来，从低往高转（比如 1.8V 驱动 3.3V 逻辑）也有办法：LVC 在 3.3V 供电时，输入高电平门限大约在 2V 这个量级，1.8V 域的输出高电平通常接近 1.8V，够不到 2V，这时候直连就会出问题。要么选带 TTL 兼容门限的型号（门限固定在 2V 左右，不随供电缩放），要么老老实实加一级转换。这个细节很多人第一次做混压设计时都会栽。

2.2 5V 容忍输入不等于可以随便接 5V

“输入端可承受 5.5V”这句话有个巨大的前提常被忽略：它说的是芯片处于正常供电状态下的直流耐压，不是断电状态下的行为。

芯片断电（VCC = 0）时，输入端挂着一个 5V 信号，会发生什么？取决于具体型号有没有做断电保护。没有保护的型号，输入端的 ESD 保护结构会形成一条从输入到 VCC 的导通路径，5V 信号会通过这条路径给 VCC 轨“充电”，同时产生持续漏流。表现出来就是：整机断电了，但那条 5V 信号还在，于是电流一直在流，待机功耗莫名其妙上去了；更麻烦的是，被“充电”的那条 VCC 轨可能被抬到一个不上不下的电压，让同一轨上的其他芯片进入欠压半工作状态，行为完全不可预测。

LVC 系列里并非所有型号都带 Ioff（断电时输出高阻、输入不反向灌流）特性。选型时一定要翻到数据手册里讲“部分断电”“power-down”或者“Ioff”的那一节，确认这个具体型号有没有。如果确认没有，而你系统里又存在“某条轨先掉、某条信号还在”的时序，那就得在信号线上串限流电阻，或者干脆把这个位置换成 AUP。

注意：宽压域和 5V 容忍是两件事，断电保护是第三件事。三者不能互相推导，必须逐项查手册确认。

2.3 24mA 驱动能力换算成上升时间是多少

LVC 在 3V 供电下的输出驱动大约在 ±24mA 量级，这个数字放在小逻辑器件里算相当能打。它意味着什么？可以直接换算成边沿时间。

把输出近似成一个带内阻的电压源，内阻 R ≈ VCC / I。3.3V 供电、24mA 驱动，R 大约 137Ω。驱动一个 50pF 的负载（大约相当于一段几厘米的走线加一个 CMOS 输入），上升时间按 2.2RC 估算，大约 15ns。这个边沿足够干净，绝大多数场合都不需要额外处理。

同样的负载，换成 AUP 的 ±4mA：R 大约 825Ω，上升时间直接变成 90ns 上下。90ns 的边沿在几十兆赫兹的信号上已经完全不能看了，而且慢边沿进入后级施密特或者普通 CMOS 输入的门限区时，会停留很久，抗干扰能力急剧下降，一点点串扰或者地弹就能让它多翻一次。

这就是为什么有些设计“只是把 LVC 换成 AUP 省电”，结果功能开始不稳定。省电是真的省了，边沿也真的垮了。器件替换不能只看静态参数，动态的驱动-负载关系必须一起算。

2.4 LVC 的适用边界在哪里

LVC 好用，但也不是万能的。它的边界大概在这几处：

供电低于 1.65V 的系统它进不去。现在有些低功耗主控的 IO 域低到 1.2V，LVC 在这个电压下已经超出规格，必须换 AUC 或 AUP。

对静态电流极其敏感的电池设备，10µA 量级的静态电流可能就吃掉预算的一大块。虽然 10µA 听起来很小，但一颗 200mAh 的小电池，10µA 静态电流一年就要跑掉接近 90mAh，占掉将近一半容量。这种场合必须往 AUP 走。

对延迟有硬性要求的路径，比如几十兆赫兹的时钟分配、高速数据选通，LVC 的 4ns 量级会成为瓶颈。这时候 AUC 才有意义。

除此之外，绝大多数通用逻辑、电平转换、GPIO 扩展、复位电路、简单的时序整形，LVC 都是第一选择。它的容错空间最大，出问题的概率最低。

3. AUC：把传输延迟压到 2ns 以内需要牺牲什么

3.1 低电压域下的速度来源

AUC 的延迟优势不是靠某种特殊工艺硬堆出来的，很大程度上来自它的工作电压域。CMOS 电路的延迟和供电电压强相关，电压越低，晶体管的驱动电流越小，延迟本来应该变长。但 AUC 把器件的寄生电容、功耗电容都压到了个位数 pF 量级，同时把晶体管尺寸和阈值做了针对性优化，使得在 1.8V 到 2.5V 这个低压区间里，延迟反而能压到 2ns 以内。

换句话说，AUC 的设计假设是“我就工作在低电压域”，然后在这个前提下把每一处寄生都抠干净。这跟 LVC 那种“全电压域都要能用”的思路完全不同。LVC 的器件尺寸必须照顾 5V 耐压，管子做得相对大，寄生自然高；AUC 不需要考虑 5V，所有结构都可以按低压优化，延迟和功耗电容就下来了。

这个差异在示波器上非常直观。同样驱动 10pF 负载，2.5V 供电下 AUC 的边沿陡峭得多，传播延迟也短一截。如果你的信号频率上到几十兆赫兹，或者时序余量只剩几纳秒，这个差别就是能不能过的分界线。

3.2 窄电压范围带来的系统级约束

AUC 最大的限制在电压域。主流型号的供电上限在 2.7V 附近，部分型号能到 3.6V，但即使能到 3.6V，它的输入端也不像 LVC 那样能容忍 5V。这意味着：

接不了 5V 域。任何 5V 信号想进 AUC，必须先降压，否则输入端会被钳位、灌流，长期可靠性没保障。

在 3.3V 系统里用要特别小心。3.3V 已经接近或超过很多 AUC 型号的上限，即使某些型号标称能到 3.6V，在 3.3V 下的延迟优势也基本消失了——它本来就是靠低电压低寄生拿到的速度，你把它拉到 3.3V，等于放弃了它的核心优势，还额外承担了窄电压域带来的脆弱性。这种用法属于典型的“用了但没用好”。

还有一个隐性约束：AUC 的输入门限随供电电压缩放得比较明显。1.8V 供电时，输入高电平门限大约在 1.17V 上下（按 0.65 倍 VCC 估算），1.2V 域的信号驱动它勉强够用，但余量很薄。一旦前级输出高电平因为负载或者温度往下掉，就可能出现识别错误。低压系统的噪声容限天生就窄，AUC 把这个窄进一步放大了。

3.3 驱动电流只有 8mA 时的走线预算

AUC 的输出驱动在 ±8mA 量级。这个数字驱动一个标准 CMOS 输入绰绰有余，但一旦牵扯到走线、连接器、排线，就不够看了。

做过一个粗略的换算：假设驱动能力 8mA，2.5V 供电，内阻约 312Ω。驱动 20pF 负载，上升时间约 14ns；驱动 50pF，约 34ns；驱动 100pF（大约相当于十几厘米的排线加多个负载），约 69ns。而当负载电容上到 200pF 时，上升时间超过 130ns，这时候信号在板子上已经不是“边沿”而是一条斜坡了。

所以用 AUC 的时候，走线预算必须提前算。经验值是：单点对单点、走线控制在几厘米以内、负载电容不超过 15pF，AUC 的边沿会非常漂亮；一旦要跨连接器或者驱动多个负载，就得考虑加一级缓冲，或者干脆换回 LVC 做驱动。

提示：AUC 的正确用法是“点对点、短距离、低电容负载”。把它当长线驱动器用，是最常见的误用方式。

4. AUP：亚微安静态电流与断电保护的真实价值

4.1 Ioff 解决的到底是哪一类故障

AUP 最有价值的一个特性是断电保护。它的含义是：当 VCC 掉到 0 时，输出端进入高阻态，输入端不会通过内部保护结构向 VCC 反向灌流。这两个行为合起来，解决的是部分断电系统里的经典故障。

什么叫部分断电？就是一块板子上有多条电源轨，关机或者低功耗模式下，某些轨掉了，某些轨还在。比如主控进入深度休眠，3.3V 主轨关了，但传感器那边的 5V 或者电池直供轨还在；或者某个模块被单独断电省电，其他部分照常运行。这种场景在低功耗设备里非常普遍。

如果没有 Ioff，掉电那颗芯片的输入端还挂着活的信号，电流就会从输入端灌进去，通过 ESD 结构流向 VCC 轨，再找路径泄放。结果可能是：静态电流超标、被灌电的轨被抬到中间电压、同一轨上其他芯片进入欠压状态乱动作、长期大电流灌入导致输入端保护结构退化。这些问题在功能测试里基本发现不了，只有做功耗测试和长期老化才会暴露。

AUP 把这件事从“需要外加电路解决”变成了“选对型号就自动解决”。这是我个人认为 AUP 相对于 LVC 最大的差异点，比静态电流那点差距重要得多。

4.2 静态电流从 10µA 降到 0.5µA 意味着什么

静态电流这块，LVC 和 AUC 在 10µA 量级（最大值），AUP 能压到亚微安到 1µA 量级，典型值甚至更低。看上去只差一个数量级，放到系统层面就完全不是一回事。

举个具体例子。一块电池供电的传感节点，板子上有 8 颗小逻辑器件，平均每颗承担一部分信号整形和隔离。如果全用 LVC，按 10µA 最大值算，8 颗加起来 80µA。一颗 500mAh 的纽扣电池，光这 80µA 静态电流，理论上不到一年就跑光，实际还要打折。换成 AUP，按 1µA 算，8 颗 8µA，同样的电池能撑好几年。

这个差距直接决定了产品能不能做到“免维护”或者“电池寿命等于设备寿命”。很多低功耗产品在方案阶段没算这一笔，等到实测待机时间只有标称的一半，再回头改设计，代价就大了。

不过要注意：静态电流的对比必须在相同条件下做。数据手册里的 ICC 通常是在特定输入条件下测的（比如输入固定在 VCC 或 GND，没有中间电平，没有翻转）。如果输入端悬空或者停在门限附近，CMOS 输入级的推挽结构会同时导通，静态电流会暴涨几个数量级，这时候什么系列都救不了你。所以低功耗设计里，未使用输入必须接固定电平，这条铁律比选系列更重要。

4.3 弱驱动配合慢边沿时的连锁反应

AUP 的驱动能力在 ±4mA 量级，是三个系列里最弱的。这本身不是缺陷，是取舍——驱动弱意味着输出级的管子小，寄生电容小，静态和动态功耗都低。但它带来的连锁反应必须提前想清楚。

前面算过，4mA 驱动配 50pF 负载，上升时间约 90ns。这个边沿进入后级 CMOS 输入的门限区时，会在中间电压停留很久。这段时间里，后级输入级的 PMOS 和 NMOS 同时部分导通，形成一条从 VCC 到 GND 的直流通路，产生额外的瞬态电流——也就是所谓的“穿通电流”。翻转频率高的时候，这部分功耗会显著抵消掉静态电流省下来的收益。

更麻烦的是抗干扰。慢边沿信号在门限区停留时，任何一点耦合过来的噪声都可能让它多穿一次门限。表现出来就是“偶发多计数”“偶发误触发”，而且极难复现，因为要正好赶上噪声和边沿重叠。

实际用 AUP 的时候，我一般会做两件事：一是把负载电容控制在 20pF 以内，走线尽量短、尽量直；二是在关键路径上优先选带施密特触发输入的型号（比如功能代号 14 和 17 对应的那类），让后级自己带迟滞，把慢边沿的影响吃掉。施密特输入的迟滞通常在几百毫伏量级，对慢边沿和轻度噪声的容忍度好很多。

5. 选型收敛：四个问题把候选型号砍到个位数

5.1 电压域与电平方向

第一个问题永远是：这条信号涉及哪些电压域，方向是什么。

如果系统里有 5V，那基本只有 LVC 可选，AUC 和 AUP 都接不了 5V。这时候再细分：5V 进、3.3V 出，用 3.3V 供电的 LVC 直接搞定；3.3V 进、5V 出，需要 5V 供电的 LVC，或者用开漏输出加 5V 上拉（这时候要注意开漏型号的耐压）。

如果全系统都在 3.3V 以内，LVC 依然是最省心的选择。只有在 1.8V 以下、或者对延迟有硬要求时，才需要考虑 AUC。

如果存在“某条轨会先掉”的时序，直接锁定带 Ioff 的型号，优先在 AUP 里找，LVC 里也有部分型号具备，需要逐个确认。

5.2 静态功耗预算

第二个问题是：整机的待机电流预算是多少，分给小逻辑器件的有多少。

做个简单的除法：预算除以器件数量，得到单颗允许的静态电流。如果算出来是几十微安，LVC 完全够；如果是几微安，就得往 AUP 走。

这一步容易被忽略的原因是，很多项目在方案阶段根本没给“小逻辑器件”单独列预算，都归到“其他”里了。等到实测超标再拆，发现是被十几颗小器件摊掉的。建议在预算表里单列一行，按颗数乘静态电流上限来估，宁可估高。

5.3 翻转频率与负载电容

第三个问题：这条信号最高翻到多少赫兹，负载电容大概多少。

这两个数决定了对延迟和驱动的要求。可以按前面那个 RC 换算法粗算边沿：R 用 VCC 除以驱动电流估，C 用走线电容（大约每厘米 1pF 量级，具体看叠层）加上负载输入电容。算出来的上升时间如果超过信号周期的十分之一，边沿就开始影响时序了；超过五分之一，基本不能用了。

同时也要反过来看：如果算出来边沿余量非常大（比如只有周期的百分之一），那说明这个位置用 LVC 是浪费，可以考虑更小驱动、更低功耗的系列。

5.4 上下电时序是否可控

第四个问题：这块板子的各条电源轨，上下电顺序是不是完全受控。

如果所有轨同时上、同时下，那 Ioff 不是必需项。但现实中“同时”很难做到，尤其是不同来源的电源（比如一路来自适配器，一路来自电池，一路来自 LDO 使能延迟）。只要存在毫秒级的先后差，就要考虑断电期间端口的行为。

一个实用的判断方法：把所有电源轨的上下电时序画在一张图上，看有没有任何一个时间段，某个器件的输入端有信号而它的 VCC 已经掉到规格下限以下。有这种情况，就必须用带 Ioff 的型号，或者加串联限流。

5.5 选型对照矩阵

把上面四个问题落到一张表里，选型过程就变成了查表：

这张表不是绝对的，但能覆盖八成的选型决策。剩下两成属于特殊情况，比如需要总线保持、需要特定封装、需要车规或工业温度等级，这些就得回到具体厂家的选型手册里去筛了。

6. 原理图与布局里那些三个系列都躲不开的细节

6.1 去耦电容的位置比容值更关键

小逻辑器件的去耦，很多人是在电源引脚旁边放一个 0.1µF 就完事，位置随便摆，只要网络连上就行。这个做法在低速场合勉强能用，在 LVC 满载驱动或者 AUC 高速翻转的时候就会出问题。

原因是：这些器件的瞬时电流变化率很高。LVC 驱动 24mA、边沿 15ns，di/dt 相当可观；AUC 虽然驱动小，但边沿更陡，di/dt 同样不低。这些瞬态电流必须由就近的电容提供，如果电容离得远，走线的寄生电感就会把供电电压拉出一个凹坑，严重时导致误翻转。

实用做法：0.1µF 电容紧贴电源引脚放置，回流路径（到 GND 引脚）尽量短，电容和器件在同一面、同一区域。如果是多门封装（比如四路缓冲），电源引脚在角落，那就在那个角落放；如果是单门小封装，电容基本可以贴着放。

还有一个容易忽略的点：如果一颗器件同时驱动多条线，且这些线同时翻转（比如总线缓冲器），瞬态电流会叠加。这种场合单靠一个 0.1µF 可能不够，需要再并一个 1µF 的储能用。至于 1µF 放在哪，放在这一片器件的电源入口处就行，不需要每颗都放。

6.2 悬空输入、三态总线与总线保持

未使用的输入引脚绝对不能悬空。这话说起来是常识，但实际板子上悬空的引脚并不少见，尤其是多门封装里只用了其中一两路的情况。

悬空输入的危害有两层。浅层是静态电流暴涨：输入停在门限附近，CMOS 输入级的上下管同时部分导通，静态电流可能从微安级跳到毫安级，直接把低功耗设计毁掉。深层是随机翻转：悬空引脚是个高阻节点，周围任何一点耦合都能改变它的电平，导致输出乱翻，进而影响后级逻辑。这种故障最难查，因为它跟温度、湿度、附近有没有人摸板子都有关系。

处理方式很简单：不用的输入接 VCC 或 GND，不用的输出悬空即可（输出悬空没问题）。如果是多门封装里剩下的门，可以把输入接固定电平，输出不接。

三态总线的处理稍微复杂一点。三态缓冲器在使能关闭时输出是高阻，这时候总线上的电平由其他驱动源或者上拉/下拉电阻决定。如果总线上所有驱动器都关了，又没有上下拉，总线就浮空了，回到上面那个问题。所以三态总线必须配上拉或下拉，阻值按总线的容性负载和速度要求选，常见在 10kΩ 到 100kΩ 之间。

另外，总线保持（bus-hold）功能值得一提。部分系列提供带总线保持的变体，它能在总线浮空时把上一次的电平“记住”，不需要外部上拉电阻，省板面也省功耗。代价是驱动它需要额外的电流，而且多驱动源竞争时要仔细算。如果设计里有频繁切换的三态总线，这个特性值得考虑。

6.3 混合电压接口的逐点核查

混合电压设计最容易出错的地方，不是大方案，是那些“看起来没问题”的直连。下面这几个检查点建议做成清单，每次评审都过一遍。

第一，输入高电平够不够。前级输出高电平的最小值，必须大于后级输入高电平门限的最大值，还要留余量。低压域尤其要算，1.8V 驱动 3.3V 逻辑这种组合，很多时候差的就是那一两百毫伏。

第二，输入低电平够不够低。这条常被忽略，但同样会出问题。前级输出低电平的最大值必须小于后级输入低电平门限的最小值。

第三，输入端会不会被过压。后级器件的输入端耐压是多少，前级的输出高电平最高能到多少（包括上电瞬间的过冲），这两者必须有明确的大小关系。

第四，断电时输入端是什么状态。这就是 Ioff 那件事，前面说过了，这里再强调一次：只要有部分断电的可能，这一条就必须查。

第五，上电顺序会不会导致误动作。有些器件在上电过程中，输出会有一个短暂的毛刺，或者在一段时间内处于不确定状态。如果这个输出直接驱动了复位、使能、片选这类信号，就可能在上电瞬间触发不该触发的动作。解决办法通常是加一个上拉或下拉把默认状态固定住，或者选带确定上电状态的型号。

7. 调试记录：几次替代选型引发的连锁问题

7.1 用 AUP 直接替换 LVC 后的偶发误触发

有个低功耗项目，为了压待机电流，把板子上一批 LVC 缓冲器直接换成了 AUP 同功能型号。封装兼容，引脚兼容，功能代号一致，换上去之后功能测试全过，待机电流确实降下来了。

问题出在两周之后的老化测试里。有一路信号，是从一个传感器模块经过十几厘米排线送进主控的，中间用这颗缓冲器整形。换之前一直很稳，换之后开始偶发多计数，一天出现几次，频率随温度升高而增加。

用示波器抓了半天才看清：这颗 AUP 缓冲器的输出边沿在 100ns 以上，因为它的负载除了走线还有后级的输入电容，加起来超过 60pF。而 4mA 的驱动能力配上这个负载，边沿本来就慢；慢边沿进入后级门限区时，排线上耦合过来的开关噪声正好落在门限附近，把它多推了一次。

解决办法不是换回 LVC，而是两步：把这一路换成带施密特触发输入的 AUP 型号（功能代号 17 那类），迟滞把噪声吃掉了；同时在排线两端各加了一个小阻值的串联电阻，把边沿上的振铃压平。改完之后老化跑了三周，没有再出问题。

这件事的教训是：低功耗替换必须连带重新评估边沿。静态电流是降了，动态特性变了，原来靠 LVC 的强驱动硬扛过去的那些隐患，换上弱驱动之后全暴露出来了。

7.2 AUC 驱动长排线出现的振铃与过冲

另一个项目，用 AUC 做一路高速时钟的缓冲分配。选它的理由很正当：频率高，需要低延迟。板子上从缓冲器到负载的距离大约 8cm，走的是普通 FR4 微带线。

调试的时候发现，时钟波形上有明显的振铃，过冲接近 1V，边沿上有台阶。原因是阻抗不匹配：AUC 的输出阻抗只有三百多欧，而走线的特征阻抗是 50Ω 左右，驱动端严重失配，能量在末端反射回来。

这种问题的标准解法是源端串联匹配。在 AUC 输出端串一个电阻，阻值取“输出阻抗 + 串联电阻 ≈ 走线特征阻抗”，也就是大约 20Ω 到 33Ω 这个范围。加上之后振铃基本消失，边沿也变得干净。

不过串了电阻之后，边沿会变慢一点，负载电容上的充电时间变长。这时候要重新核对时序余量，确认变慢之后还在规格内。这个项目里因为频率不算极限，串了 22Ω 之后余量还很充足。

顺带说一句，AUC 因为边沿特别陡，对走线阻抗的敏感度比 LVC 高得多。用 LVC 的时候，同样的走线可能只是有点过冲，不影响功能；换成 AUC，同样的走线可能就直接振到误触发。边沿越陡，越要按传输线对待，这条在选型阶段就该想到。

7.3 断电顺序不对导致的隐性漏电

第三个案例回到开头提到的那个问题。一块多电压域的板子，主控 3.3V，外设 5V，中间用单门器件做隔离。关机时 3.3V 先掉，5V 后掉，中间有几十毫秒的窗口，5V 信号还挂在已经断电的隔离器件输入端上。

实测关机后的漏流有几百微安，持续到 5V 完全掉下去为止。这个电流本身不大，但它带来的副作用更麻烦：被灌电的 3.3V 轨被抬到了 1V 左右，同一轨上的另一颗芯片在这个电压下进入了欠压工作状态，输出引脚出现不确定电平，进而影响了旁边一条本应保持低电平的使能信号。

解决办法是把隔离位置换成带 Ioff 的型号。换完之后，断电时输入端不再灌流，3.3V 轨干净地掉到 0，问题消失。

这个案例想说明的是：断电保护不是一个“锦上添花”的特性，在多电源系统里它是必需品。选型时如果拿不准，宁可选带 Ioff 的型号，成本差异通常很小，但省下的调试时间是以周计的。

我在实际项目里现在的做法是：只要板子上有两条以上独立电源轨，所有跨域的接口器件一律优先选带 Ioff 的型号。这个规则看起来保守，但确实省了很多事。至于纯单电源、上下电完全同步的系统，那就常规选型即可，不必为此多花成本。