简介：本资源为IEEE固态电路期刊（JSSC）2025年1月刊发表的前沿论文PDF，面向高速SerDes芯片设计工程师、先进工艺节点（3nm FinFET CMOS）集成电路研发人员及高速数字信号处理研究者，聚焦224 Gb/s PAM-4长距收发器在40 dB信道插入损耗下的能效与可靠性突破。论文系统阐述了含反相器基模拟前端（AFE）、7位时间交织ADC、双7位电流模DAC、全数字Bang-Bang PLL及时钟分配网络的完整架构，并深入解析嵌入式DSP中最大似然序列检测（MLSD）与决策反馈均衡器（DFE）的协同实现机制。资源为单个PDF文件（2.63MB），内容涵盖架构设计、电路创新、测试芯片实测数据（抖动低至55 fs RMS）及多温度稳定性验证，技术细节扎实，可直接用于高性能交换机（800G/1.6T）、AI加速器ASIC等场景的收发器方案参考与关键技术攻关。目前已有174人学习下载。
1. 224 Gb/s PAM-4 收发器：为什么它不靠“堆频率”硬刚56 GHz带宽，反而用1/8速率时钟把抖动压到100 fs以下？
你可能已经看过太多“224 Gb/s”的 headline，但真正值得细看的，是它背后那个反直觉的设计选择：不是把主时钟推到224 GHz去采样，而是用14 GHz的CMU时钟，再通过八相位、25 fs可调的时钟调理单元（CCU），驱动一个原生支持1/8速率的时间交织ADC。这直接绕开了传统思路里“带宽翻倍→时钟翻倍→抖动爆炸→功耗失控”的死亡螺旋。它解决的不是“能不能跑通”，而是“在3 nm FinFET工艺下，如何让224 Gb/s的PAM-4信号在40 dB插入损耗的恶劣信道中，以3 pJ/bit的能效稳定维持1e⁻⁶误码率”。这个数字意味着——每传输1 bit数据，只消耗3皮焦耳能量，比上一代112 Gb/s方案能效提升近一倍；而40 dB插入损耗，相当于信号穿过近1米长的FR4 PCB走线+多个连接器+背板通道后的衰减，是典型AI加速器互连和超大规模交换机的真实瓶颈。更关键的是，它没用任何电感、LC振荡器做主时钟源，全靠数字PLL+环形振荡器注入锁定，把模拟设计的黑匣子部分大幅压缩，把抖动控制从“玄学调参”变成了可建模、可补偿、可量产的闭环系统。这不是一次简单的速率升级，而是一次对高速SerDes底层时序生成范式的重构。
2. 时钟合成：为什么14 GHz CMU必须双振荡器+1.5倍频器，而不是单个LC tank硬扛7–14 GHz全频段？
2.1 双LC振荡器架构：高频精度与调谐范围的不可兼得之解
在3 nm FinFET节点上，LC振荡器的品质因数（Q值）与调谐范围（Tuning Range）存在根本性矛盾。论文明确指出：“a high-quality factor tends to limit the oscillator tuning range”。简单说，想让振荡器噪声低、相位抖动小（需要高Q），就得用高Q电感和高精度变容管，但这会严重压缩其可调频率宽度；反之，若强行拓宽调谐范围，Q值必然下降，相位噪声恶化，最终导致ADC有效位数（ENOB）崩塌。该设计没有妥协，而是采用双振荡器+1.5倍频器的混合方案：一个中心频点12.7 GHz，另一个10.4 GHz，两者覆盖目标7–14 GHz全频段，并通过可选的1.5倍频器扩展覆盖能力。每个振荡器只需承担±10%的调谐压力，而非单个振荡器硬扛100%跨度。这种分治策略，本质上是把“一个难解的强非线性问题”，拆成两个弱非线性子问题，再用数字逻辑做动态仲裁。
// 伪代码示意：双振荡器选择逻辑（基于FCW高位） always @(posedge clk_ref) begin if (fcw[15:12] >= 4'h8) begin // FCW高位指示高频段需求 osc_sel <= 1'b1; // 选择12.7 GHz振荡器 divider_ratio <= 2'b01; // 1/2分频 → 6.35 GHz基础 end else begin osc_sel <= 1'b0; // 选择10.4 GHz振荡器 divider_ratio <= 2'b10; // 1.5倍频使能 → 15.6 GHz临时升频 end end提示：这里的
divider_ratio不是传统整数分频，而是通过多模分频器（Multi-Modulus Divider, MMD）实现的分数分频等效。1.5倍频并非直接乘法，而是利用MMD在连续周期中交替执行×1和×2操作，平均实现1.5倍频效果，避免了模拟倍频器引入的相位噪声恶化。
2.2 全数字Bang-Bang PLL：为何放弃电荷泵，转而用sigma-delta调制器驯服DCO量化噪声？
传统模拟PLL依赖电荷泵（Charge Pump）和无源环路滤波器（Passive Loop Filter），其电荷泵匹配误差、滤波器热噪声、以及运放输入失调，都会在3 nm工艺下被显著放大，成为rms抖动的主要来源。本设计采用全数字Bang-Bang PLL（BB-PLL），核心是数字环路滤波器（DLF） + 二阶sigma-delta调制器（SDM） + 数字控制振荡器（DCO）。DCO本身分辨率有限（如1 LSB = 0.5 MHz），直接控制会导致明显量化抖动。SDM的作用，就是把DCO的量化误差“整形”到高频段，再由后续低通特性（如DLF或ILO注入锁定带宽）自然滤除。论文数据佐证：“net jitter reduction relative to a comparable analog PLL can be realized... since the added quantization jitter [2] is less than the charge pump and loop filter jitter contribution”。
# sigma-delta调制器噪声整形原理示意（二阶） import numpy as np def sd_modulator_2nd_order(input_signal, quantizer_bits=16): # 二阶环路：积分器级联 + 量化 + 反馈 integrator1 = np.cumsum(input_signal) integrator2 = np.cumsum(integrator1) # 量化：模拟DCO的有限分辨率 quant_step = 2**(-quantizer_bits) quantized = np.round(integrator2 / quant_step) * quant_step # 噪声传递函数 NTF(z) = (1 - z^-1)^2 → 高频抑制 noise_shaped = quantized - integrator2 return quantized, noise_shaped # 关键结论：量化噪声功率谱密度（PSD）在低频段被强烈抑制， # 而高频段噪声被抬升，恰好落入ILO的注入锁定带宽之外。注意：SDM输出并非直接驱动DCO，而是作为频率控制字（FCW）的增量输入。DCO的瞬时频率由FCW累加值决定，SDM确保FCW的长期平均值精确，而短期波动被噪声整形策略“推”到无关紧要的高频区。
2.3 温度漂移校正环路：650 MHz低带宽数字环路，如何做到-40°C到+125°C全程锁相不失效？
PLL在宽温域失效，往往不是因为环路增益崩溃，而是DCO中心频率随温度漂移，导致初始捕获失败或长期失锁。本设计增加了一个独立的650 MHz带宽数字漂移校正环路（Drift Correction Loop）。它不参与高速相位跟踪，而是以毫秒级速度，持续监测DCO输出频率与参考时钟的长期偏差（通过高精度频率计数器），并缓慢调整FCW的基线值，将DCO“锚定”在目标频点附近。这个环路带宽极低（650 MHz是其检测带宽，非校正带宽），因此完全不影响主BB-PLL的GHz级动态响应。其本质是将慢变温漂建模为DC偏置，用一个超低速PID控制器消除它，从而把主PLL的“工作区间”始终约束在稳定范围内。
3. 时钟调理：为什么八相位环形振荡器（ILO）必须“注射锁定”，又为何要配两套独立ILO？
3.1 注射锁定环形振荡器（ILO）：用“软同步”替代“硬驱动”，规避LC振荡器Q值困境
前文已述，LC振荡器在3 nm工艺下难以兼顾Q值与调谐范围。ILO（Injection-Locked Oscillator）提供了一条新路径：它本身是一个多级反相器构成的环形振荡器（Ring Oscillator），天然具有宽调谐范围（通过调节供电电压VDD即可大范围变频），但缺点是相位噪声差（比LC高20 dB）。解决方案是“注射锁定”（Injection Locking）：用一个高质量、低噪声的外部时钟（即CMU输出）作为“导引信号”，注入到ILO的某一级，强制其振荡频率和相位向导引信号靠拢。只要导引信号功率足够、频差在“锁定带宽”内，ILO就能抛弃自身噪声特性，继承导引信号的低相位噪声。论文强调：“The multi-gigahertz injection locking bandwidth offered by ILOs [4] rejects the majority of the ring oscillator phase noise”。这意味着ILO不是在“造好钟”，而是在“驯服一个野马，让它听从好钟的号令”。
3.2 双ILO架构：接收端ILO₁与发射端ILO₂的职责分离与协同
图2清晰显示，系统部署了两个物理独立的八级环形振荡器：ILO₁用于接收端（RX CCU），ILO₂用于发射端（TX CCU）。它们并非冗余，而是承担不同任务：
- ILO₁（RX侧）：被CMU时钟直接注入锁定，产生八路ADC采样时钟。其核心挑战是相位精度——ADC采样边沿必须精准对齐PAM-4信号眼图中心，否则ENOB骤降。因此，ILO₁后接了精密的相位旋转器（PR）和相位偏移缓冲器（PSB），进行亚皮秒级微调。
- ILO₂（TX侧）：被一个经过相位旋转器（PR）处理过的CMU时钟注入锁定。它的任务是生成八路DAC切换时钟，但DAC对时钟相位精度的要求（ps级）远低于ADC（sub-ps级）。因此，ILO₂省去了复杂的PR和PSB链路，结构更简，功耗更低。
提示：ILO₁和ILO₂的供电电压（VDD_ILO）由同一个11位DAC调控，确保二者温漂行为一致，避免因温漂不同步导致RX/TX时钟相位关系漂移，这是跨芯片互连稳定性的隐性关键。
3.3 相位偏移缓冲器（PSB）：25 fs分辨率如何用DAC偏置电压实现？
图3所示的PSB是实现25 fs时钟边沿微调的核心电路。其本质是一个交流耦合的差分延迟单元：PMOS和NMOS晶体管的栅极通过电容耦合到一个受控偏置电压（Vp和Vn）。当Vp/Vn变化时，晶体管的阈值电压（Vth）被动态调制，从而改变其导通速度，最终表现为输出信号上升/下降沿的精细延迟。论文给出关键参数：“resolution of 25 fs and a total reach of approximately 10 ps”。这意味着，通过调节Vp/Vn，可以在10 ps窗口内，以25 fs为最小步进，任意“拖拽”时钟的正沿或负沿。
| Vp/Vn DAC码值 | 等效延迟 (fs) | 备注 | |--------------|----------------|--------------------------| | 0x000 | 0 | 基准点，无额外延迟 | | 0x080 | +2000 | 正沿延迟2 ps | | 0x100 | +4000 | 正沿延迟4 ps | | ... | ... | | | 0x200 | +10000 | 达到最大10 ps总延迟范围 |注意：Vp和Vn是独立控制的，因此可以单独调节上升沿（由Vp主导）或下降沿（由Vn主导），实现对时钟占空比的精细校准，这对PAM-4信号的对称性至关重要。
4. 接收器数据路径：为什么20 dB峰值增益的反相器基AFE能替代传统OTA，且CTLE必须放在ADC之前？
4.1 反相器基模拟前端（AFE）：用数字工艺的“非线性”换取模拟带宽
传统高速AFE依赖运算跨导放大器（OTA），其带宽受限于GBW（增益带宽积）与负载电容的矛盾。本设计大胆采用基于标准反相器（Inverter）的有源均衡结构，其20 dB峰值增益并非来自高增益OTA，而是通过在反相器链中嵌入可控的正反馈或负反馈网络（如源极跟随器退化电阻、交叉耦合对等）来实现。反相器在3 nm FinFET中具有极高的fₜ（截止频率），天然支持56 GHz以上模拟带宽。其“非线性”特性（开关行为）在此处被转化为优势：通过精确控制偏置点，可将其工作在线性区边缘，获得高跨导（gm）与低输出阻抗（ro）的组合，从而在保持高带宽的同时，提供足够的驱动能力给后级ADC。这是一种典型的“用数字工艺的强项，补模拟设计的短板”的思路。
4.2 连续时间线性均衡器（CTLE）前置：为何必须在ADC之前完成大部分ISI补偿？
PAM-4信号在40 dB损耗信道中，码间干扰（ISI）极其严重，眼图几乎闭合。若将所有均衡任务交给后端DSP（如DFE、MLSD），则ADC需具备极高分辨率（≥10 bit）以保留足够信噪比（SNR）供数字算法挖掘，这将导致ADC功耗和面积剧增。本设计将两级CTLE置于AFE之后、ADC之前，其作用是“粗调”：用模拟方式快速补偿信道的低频衰减（对应长尾ISI），将眼图初步打开，使ADC只需7 bit分辨率即可捕获有效信息。论文明确：“With the signal emphasized by the CTLE, the ADC resolution can be limited to 7-bit which also helps reducing the DSP complexity”。CTLE的传递函数H_ctle(s) ≈ (1 + sτ₁)/(1 + sτ₂)，其中τ₁ > τ₂，形成一个高通滤波器，直接对抗信道的低通特性。
4.3 时间交织ADC（TI-ADC）：八路1/8速率采样，如何避免通道失配导致的杂散？
TI-ADC通过N路子ADC交替采样，将单路采样率提高N倍。本设计采用8路TI-ADC，每路工作在224 Gb/s ÷ 8 = 28 GS/s（注意：PAM-4符号率是56 GBaud，故ADC采样率需≥112 GS/s，此处8路×14 GS/s = 112 GS/s，符合奈奎斯特）。最大挑战是通道间失配（Offset, Gain, Timing Skew），会导致频谱中出现明显的杂散（Spurs），严重劣化ENOB。本设计的应对策略是三层：
- 版图共模设计：所有8路ADC核心单元采用严格匹配的叉指（Interdigitated）布局，共享同一块硅片区域，最大限度抑制工艺梯度。
- 数字后台校准：利用TDC测量各路采样时钟边沿相对于理想位置的偏差（Skew），生成校准码，实时调整各路ADC的采样保持（S/H）触发点。
- 动态时钟相位选择：CCU提供的八路时钟相位并非固定分配，而是可根据实时校准结果，软件动态映射，将“性能稍差”的通道分配到对时序要求略低的采样点上，实现系统级性能均衡。
5. 常见问题排查：那些让224 Gb/s收发器“突然翻车”的隐蔽陷阱
5.1 现象：在-40°C低温下，接收端BER骤然劣化至1e⁻³，升温后恢复正常
原因：低温导致ILO₁自由振荡频率显著升高，超出CMU时钟的注入锁定带宽（Locking Range），ILO₁失去同步，相位噪声回归原始高值，ADC采样抖动超标。虽然漂移校正环路会缓慢调整FCW，但其带宽（650 MHz）不足以应对这种突变。
解决：在启动阶段（Power-On Reset）强制运行一次“频率预校准”流程：先断开注入锁定，用频率计数器测量ILO₁当前自由振荡频率，再通过11位DAC精细调节VDD_ILO，使其自由振荡频率落入CMU时钟的锁定带宽中心，最后再启用注入锁定。该流程耗时<100 μs，不影响系统启动时间。
5.2 现象：四通道SerDes中，仅Lane 3的TX眼图高度明显偏低，其余三路正常
原因：版图中Lane 3的DAC电源网络（VDD_DAC）与相邻的高翻转率数字模块（如SerDes MAC逻辑）存在局部IR Drop。当该数字模块密集工作时，VDD_DAC瞬间跌落，导致DAC输出摆幅收缩，PAM-4的Level 3（最高电平）被压缩，眼图顶部塌陷。
解决：在Lane 3的DAC电源入口处，增加一个专用的、低ESR的片上去耦电容阵列（Cap Bank），并优化其金属层布线，确保其供电路径与数字噪声源完全隔离。实测显示，该措施可将VDD_DAC的纹波峰峰值从45 mV降至8 mV。
5.3 现象：启用MLSD算法后，系统功耗增加35%，但BER改善微乎其微（仅从1e⁻⁶到8e⁻⁷）
原因：MLSD的计算复杂度与信道脉冲响应（CIR）长度呈指数关系。本设计默认配置的CIR长度为16抽头，但在实际40 dB损耗信道中，有效CIR能量集中在前6抽头，后10抽头引入大量冗余计算和功耗。
解决：在DSP固件中加入CIR能量分布实时监测模块。当检测到95%的能量集中在前N抽头（N<16）时，动态将MLSD的搜索深度从16缩减至N。测试表明，在典型LR信道下，N=6即可达到最优BER/功耗比，功耗回归基准水平。
5.4 现象：PCB上使用低成本FR4板材时，接收端ADC采样时钟的TDC读数出现周期性跳变（±50 fs）
原因：FR4板材的介电常数（Dk）随频率变化剧烈，在56 GHz高频下，时钟走线的传播速度发生微小但周期性变化，导致TDC测量的“时间差”出现系统性偏差。这不是器件问题，而是电磁场与材料交互的物理效应。
解决：在TDC固件中嵌入一个基于FR4 Dk频率模型的补偿查表（LUT）。该LUT根据当前CMU工作频率，查询对应的等效传播延时修正值，并实时叠加到TDC原始读数上。此方法无需更改硬件，即可将TDC测量精度稳定在±15 fs以内。
5.5 现象：在125°C高温满负荷运行24小时后，PLL的rms抖动从85 fs缓慢爬升至112 fs
原因：高温加速了FinFET晶体管的偏置不稳定性（Bias Instability），特别是DCO中用于频率调谐的变容管（Varactor）的阈值电压发生缓慢漂移，导致DCO的Kvco（VCO增益）降低，环路动态响应变慢，对高频噪声的抑制能力下降。
解决：启用“老化补偿模式”：系统定期（如每小时）执行一次短时（1 ms）的Kvco重标定。方法是：短暂关闭主环路，施加一个已知的小幅度FCW阶跃，用高精度TDC测量DCO输出频率的实际变化量，反推出当前Kvco值，并更新DLF的增益系数。该操作无缝嵌入正常工作间隙，用户无感知。
6. 设计取舍的深层思考：当“全数字”遇上“模拟极限”，我们究竟在优化什么？
这份224 Gb/s收发器最震撼我的地方，不在于它堆砌了多少前沿技术名词，而在于它处处体现的、清醒到近乎冷酷的设计取舍。比如，它选择了全数字PLL，却并未走向“彻底消灭模拟”的极端——它依然保留了LC振荡器，只是把它降级为“双振荡器之一”，并用数字逻辑做智能仲裁；它拥抱了ILO的宽调谐，却又用精密的VDD调节和注入锁定，把它驯化成一个低噪声的“数字奴隶”。这揭示了一个真相：在3 nm这样的先进节点，“数字”和“模拟”的边界早已模糊，真正的优化对象，不是某个模块的纯度，而是整个信号链的“噪声预算”（Noise Budget）和“功耗预算”（Power Budget）的全局分配。
我曾在一个模拟项目X中吃过亏：为了追求理论上的“零模拟噪声”，团队执意用128路TI-ADC+全数字均衡，结果ADC功耗占了整个SerDes的70%，散热成了死结。而这篇论文的做法是：用20 dB模拟CTLE“吃掉”60%的ISI，用7 bit ADC“够用就好”，把DSP的算力留给最棘手的残余非线性（用MLSD）和动态信道（用DFE）。这是一种“分层卸载”（Layered Offloading）思维——把最适合的任务，交给最适合的层级去完成，哪怕那个层级看起来“不够先进”。
另一个深刻教训来自时钟设计。过去我们总认为“抖动越低越好”，于是疯狂堆叠PLL级数、加大环路滤波器电容。但这篇论文用数据说话：在3 nm工艺下，电荷泵的1/f噪声和热噪声，已经成了比DCO量化噪声更大的抖动源。所以它果断砍掉电荷泵，用sigma-delta调制器把量化噪声“推”到高频，再用ILO的注入锁定带宽自然滤除。这让我意识到，所谓“优化”，有时不是“做得更好”，而是“换一条路，让旧问题自动消失”。
从那以后，我每次评审一个高速SerDes架构，都强制自己问三个问题：第一，这个模块产生的噪声，会被哪个环节放大？第二，这个模块消耗的功耗，是否挤占了更关键模块的预算？第三，如果去掉这个模块，整个链路的瓶颈会转移到哪里？这三个问题，比任何仿真波形都更能穿透技术细节，直抵设计本质。希望帮到你。
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