SIwave PCB仿真落地指南：从PADS导入断点到四维电性能验证

简介：本资源是面向高速PCB设计工程师与信号完整性初学者的SIwave中文培训手册，系统解决现代高密度、高频电路中信号完整性（SI）、电源完整性（PI）及电磁兼容（EMI）协同仿真难题。手册覆盖从理论基础到工程实践的完整链路：前半部分深入解析传输线、特性阻抗、S参数、同步开关噪声、PDS目标阻抗与去耦电容选型等核心概念；后半部分聚焦SIwave实操，详述PCB数据导入、层叠与平面分割设计、预布局谐振分析，以及布线后PI（阻抗/SSN/DCIR压降）、SI（TDR/串扰/差分眼图）和EMI（远场辐射）四大类仿真流程与结果解读。资源为单文件PDF格式，共1个4.66MB文档，结构清晰、章节递进，含50余页带编号目录与典型仿真界面指引，便于按需精读与快速查阅。目前已有3552人学习下载，是入门SIwave并建立SI/PI/EMI一体化仿真思维的权威中文参考资料。

1. 为什么你花三天跑通的 SIwave 仿真，最后在答辩现场崩在“导入 PADS 文件”这一步？

我带过三届某高校电子类毕设，每年都有至少两个学生卡在 SIwave 的第一步：PCB 数据导入。不是模型不收敛、不是参数设错，而是——文件根本导不进去，报错Invalid layer stackup或No valid power/ground planes found，连界面都进不去。更玄学的是，同一份.asc文件，A 同学能成功加载，B 同学点开就闪退；用 PADS 2005 导出没问题，换成 PADS 2007 就提示 “format not supported”，但手册里压根没写清楚到底支持哪个子版本。这不是操作不熟，是整个前仿真链路存在隐性断点：从 Layout 工具导出设置、SIwave 版本兼容性、层叠定义语义一致性，三者缺一不可。这份《SIwave中文培训手册》最硬核的价值，不是教你点哪几个按钮，而是把这套“PCB 电性能仿真落地闭环”拆成可验证、可回溯、可答辩的六个环节——从挑战认知（为什么传统设计流程在高速下必然失效），到前仿真准备（不是导入文件，是重建可信的数字孪生体），再到布线后四项核心仿真（PI 谐振、DCIR 压降、SI 眼图、EMI 远场），最后落到与机箱协同的真实系统级验证。它专为两类人而写：一类是正在赶毕设/课设 deadline、需要一份能直接照着做、做完就能交、交了就能过的完整方案；另一类是刚转岗 SI/PI 岗位的工程师，手头有板子、有软件、有需求文档，但缺一套从理论盲区→工具链断点→结果可信度验证的实战路径。别再被“信号完整性”四个字唬住——它本质是一套用仿真代替试产的工程决策系统，而 SIwave 就是它的操作系统。

2. 总体架构设计：三层结构与四个模块的职责划分

SIwave 不是单点仿真器，而是一个面向 PCB 全生命周期电性能验证的平台。它的架构天然对应真实设计流程的三个物理层级：物理层（PCB 实体）→ 网络层（电源/信号拓扑）→ 系统层（机箱/散热/EMC 边界）。手册中所有章节，本质上都在为这三层提供可执行的建模方法和验证逻辑。而支撑这三层落地的，是四个核心功能模块：数据接口模块、前仿真模块、后仿真模块、协同分析模块。理解它们的边界和协作关系，比记住菜单路径重要十倍。

2.1 数据接口模块：不是“导入”，而是“语义对齐”

很多初学者把File → Import → Mentor PADS Design当作一个黑匣子操作，点完就等结果。但手册第 3.1 节反复强调的Plane connect、Hatch、Split/Mixed Plane设置，其真实意图是强制 Layout 工具输出符合 SIwave 解析语义的几何描述。SIwave 不解析“铜皮区域”，它解析的是“具有明确电气属性的平面对象（Power Plane / Ground Plane）”。如果 PADS 中未执行Plane connect，导出的.asc文件里只有孤立的铜箔多边形，没有POWER_PLANE或GROUND_PLANE标签；如果Hatch未启用，大面积铺铜会被拆成无数小铜块，导致 SIwave 无法识别连续平面——这就是No valid power/ground planes found的根源。

提示：SIwave 对.asc文件的解析逻辑是“标签驱动”。它先扫描文件中的LAYER、PLANE、NET关键字，再根据Plane connect生成的PLANE_NET关联关系，构建内部平面拓扑。缺失任一环节，语义链就断裂。

实际操作中，必须按手册要求分三步走：

1. 在 PADSTools → Pour Manager中执行Plane Connect（确保所有铜皮与网络正确绑定）；
2. 在Tools → Options → Split/Mixed Plane中勾选All plane data（导出完整平面定义）；
3. 导出时Format必须匹配 SIwave 版本：手册明确指出 SIwave 3.5.2仅支持 PADS Layout V2005.2 及以下格式，即使你用 PADS 2007，也必须选V2005.2，否则解析器会因语法扩展报错。

# 验证 .asc 文件是否含有效平面定义（Linux/macOS 终端快速检查） grep -n "PLANE" your_design.asc | head -10 # 正常应返回类似： # 1234:PLANE 1 "PWR" 0.000000 0.000000 0.000000 0.000000 # 1235:PLANE 2 "GND" 0.000000 0.000000 0.000000 0.000000

这段命令不是炫技，是给你一个“后悔药”：在 SIwave 里导入失败前，先用文本工具确认关键语义是否存在。我带过的某跨平台系统项目，就是靠这行命令发现 PADS 导出脚本漏写了PLANE关键字，省去两天排查时间。

2.2 前仿真模块：预布局阶段的“数字探针”

手册第 3.2 节标题是“预布局阶段的设计与仿真”，但它的价值远超“提前看效果”。前仿真本质是在物理布线发生前，对 PCB 的电性能基底进行压力测试。它包含四个不可跳过的子任务：层叠设计、平面分割、去耦电容预置、谐振分析。这四者构成一个闭环验证链——层叠决定特性阻抗基础，平面分割影响回流路径，去耦电容位置决定谐振抑制能力，而谐振分析结果又反过来指导前两者优化。

以层叠设计为例，手册第 3.2.1 节给出的不仅是参数表格，更是设计约束逻辑：

• 信号层与参考平面间距（H）决定单端特性阻抗（Z₀ ≈ 87/√(εᵣ+1.41) × ln(5.98H/(0.8W+T))）；
• 电源/地平面间距（B）决定平面间电容（Cₚₗₐₙₑ ≈ ε₀εᵣ × A / B），直接影响 PDS 高频阻抗；
• 介质厚度不均会导致阻抗突变，引发反射——这正是手册 2.3 节“反射系数”理论的物理落点。

注意：前仿真中“添加去耦电容”（3.2.3）不是随便放几个器件符号。SIwave 要求输入电容的ESL（等效串联电感）和 ESR（等效串联电阻），而非标称容值。手册 2.9 节的阻抗曲线图揭示了真相：一个 100nF 电容，在 100MHz 时可能因 ESL 主导而呈现感性，完全失去去耦作用。所以前仿真时，必须用厂商提供的 S 参数模型或 RLGC 等效电路，而非理想电容。

2.3 后仿真模块：布线完成后的“四维体检”

手册第 4 章将后仿真拆解为 PI、DCIR、SI、EMI 四个独立但强耦合的模块，这对应 PCB 上电后的四种物理现象：

• PI 仿真（4.1）：聚焦电源分配网络（PDS）的动态响应，核心是谐振模式（4.1.1）、阻抗曲线（4.1.2）、电压噪声（4.1.3）三者关联；
• DCIR 仿真（4.2）：静态电流路径分析，解决大电流导致的电压跌落（如 FPGA 核心供电压降超标）；
• SI 仿真（4.3）：信号通道质量评估，从 TDR（4.3.2）到眼图（4.3.4），覆盖时域完整性；
• EMI 仿真（4.4）：将 PCB 视为辐射天线，计算远场辐射强度（4.4.1），定位 EMI 源。

这四者绝非并列关系。手册 2.10 节明确指出：“SI/PI/EMI 相互作用，不可分割”。例如，4.1.4 节 SSN（同步开关噪声）仿真结果，会直接作为 4.3.3 节串扰仿真的激励源；而 4.4.1 节远场辐射峰值频率，往往与 4.1.1 节谐振分析中 PDS 的主谐振模态重合。因此，后仿真必须按手册顺序执行：先 PI（建立电源噪声基线）→ 再 DCIR（确认静态压降）→ 接着 SI（叠加电源噪声后的信号质量）→ 最后 EMI（由 SI/PI 共同激发的辐射）。

2.4 协同分析模块：从 PCB 到整机的“边界穿透”

手册第 5 章“与机箱／机柜的协同设计”常被初学者忽略，但它直指高频设计的核心矛盾：PCB 不是孤立系统，它是嵌入金属腔体的辐射源。机箱的接缝、通风孔、I/O 接口，既是 EMI 泄漏通道，也是外部干扰入口。SIwave 的协同设计不是简单拼接模型，而是通过“端口激励”和“边界条件映射”实现物理耦合：

• 将机箱壁设为理想导体（Perfect E），模拟屏蔽效应；
• 在 PCB 与机箱连接处（如螺丝孔、接地弹片）定义Port，注入共模电流；
• 利用Far Field计算引擎，将 PCB 辐射与机箱衍射场叠加，得到真实辐射方向图。

这一步决定了你的设计能否通过 EMC 测试。某图像处理 Demo 项目曾因忽略此步，样机在 300MHz 频段辐射超标 8dB，返工时才发现机箱侧板缝隙与 PCB 上 DDR 时钟走线形成谐振腔——而 SIwave 协同仿真在虚拟阶段就能预警。

3. 前仿真实操：从 PADS 导入到谐振分析的完整链路

前仿真不是“看看效果”，而是构建一个可信赖的数字孪生体。它的输出不是图片，而是一组可量化的基线指标：层叠阻抗、平面谐振频率、去耦电容有效频段。这些指标将作为后仿真和物理调试的黄金标准。手册第 3 章的每一步操作，都对应一个明确的验证目标。下面以一个典型 8 层板（L1-Sig, L2-GND, L3-PWR, L4-Sig, L5-Sig, L6-PWR, L7-GND, L8-Sig）为例，还原从 PADS 导入到谐振分析的完整链路，并标注每个环节的验证要点。

3.1 PCB 数据导入：三重校验法确保语义无损

导入失败是前仿真最大拦路虎。手册第 3.1 节的 PADS 设置只是起点，真正可靠的做法是执行“三重校验”：

第一重：文本层校验（导入前）
用文本编辑器打开.asc文件，搜索三个关键词：

• LAYER：确认层数与设计一致（如LAYER 1 "TOP"）；
• PLANE：确认电源/地平面已定义（如PLANE 2 "GND"）；
• NET：确认关键网络（如PWR_1V2,GND）存在且与PLANE关联。

若缺失任一，立即返回 PADS 修正，不要进入 SIwave。

第二重：几何层校验（导入后）
在 SIwave 中完成导入后，执行Edit → Validation Check（手册 3.1 节末尾），重点查看三项：

• Unconnected Nets：应为 0，否则存在飞线或未连接网络；
• Invalid Geometry：应为 0，否则存在重叠、自相交铜皮；
• Missing Reference Planes：应为 0，否则 SIwave 未识别到参考平面。

提示：Validation Check报错Missing Reference Planes的常见原因是 PADS 导出时未勾选All plane data，或层叠定义中GND网络名与.asc文件中PLANE标签名不一致（如 PADS 里叫GND1，但.asc里写成GND）。

第三重：属性层校验（建模前）
在 SIwave 左侧Project Tree中展开Layers，双击每一层，检查：

• Layer Type：信号层应为Signal，电源/地层应为Plane；
• Material：介质材料（如 FR4）的εᵣ（介电常数）和tanδ（损耗角正切）是否正确；
• Thickness：铜厚（如1oz = 0.035mm）和介质厚度是否与叠层表一致。

这三重校验耗时约 5 分钟，却能避免后续所有仿真无效。我带过的某实验室项目，就因跳过第三重校验，用错εᵣ=4.2（实际板材为εᵣ=4.5），导致谐振频率预测偏差 12%，最终样机在 1.8GHz 频段 EMI 失败。

3.2 层叠与平面设计：用参数反推物理约束

手册第 3.2.1 和 3.2.2 节的层叠设计，不是填表格，而是用仿真参数倒逼物理实现。以 L2-GND 与 L3-PWR 平面为例，其间距B直接决定 PDS 电容Cₚₗₐₙₑ：

# Python 计算示例：给定目标阻抗 Z_target，反推所需平面电容 C_required def calc_required_capacitance(Z_target, f_target): """ Z_target: 目标阻抗 (Ohm) f_target: 目标频率 (Hz) 返回所需电容 C (Farad) """ import math # 由 Z = 1/(2πfC) 得 C = 1/(2πfZ) C_required = 1 / (2 * math.pi * f_target * Z_target) return C_required # 示例：目标阻抗 82.5mΩ @ 100MHz (手册 2.8 节案例) Z_target = 0.0825 # 82.5 mOhm f_target = 100e6 # 100 MHz C_req = calc_required_capacitance(Z_target, f_target) print(f"100MHz 下需电容: {C_req*1e9:.2f} nF") # 输出: 19.32 nF # 但实际 PDS 电容由平面提供：C_plane = ε₀ * εᵣ * A / B # 若板面积 A = 0.1m², εᵣ = 4.5, 则 B = ε₀ * εᵣ * A / C_req import scipy.constants as const epsilon_0 = const.epsilon_0 # 8.854e-12 F/m A_board = 0.1 # m² B_required = epsilon_0 * 4.5 * A_board / C_req print(f"所需平面间距: {B_required*1e3:.3f} mm") # 输出: 0.206 mm

这段代码揭示了手册未明说的硬约束：若你设计的 L2-L3 间距大于 0.206mm，则仅靠平面电容无法满足 100MHz 下 82.5mΩ 目标阻抗，必须依赖去耦电容。这就是层叠设计的工程意义——它把抽象的“目标阻抗”翻译成可制造的“介质厚度”。

3.3 去耦电容配置：从“放一堆”到“精准狙击”

手册 3.2.3 节“添加去耦电容”常被简化为“在电源引脚旁放几个电容”。但手册 2.9 节的阻抗曲线图已暗示：电容是频率选择器。一个 10μF 电容（ESL≈1nH）的谐振点在fᵣ = 1/(2π√(L·C)) ≈ 5MHz，它对 100MHz 噪声毫无作用；而一个 100pF 电容（ESL≈0.5nH）谐振点在≈710MHz，才是高频去耦主力。

SIwave 中配置电容的正确姿势是：

1. 按频段分组：低频（<1MHz）用大容量电解电容（10–100μF）；中频（1–100MHz）用陶瓷电容（100nF–1μF）；高频（>100MHz）用小封装陶瓷（10–100pF）；
2. 按位置分级：芯片管脚处放最小封装（0201/01005）电容，提供最高频去耦；电源入口处放大封装（0805）电容，提供中低频储能；
3. 输入真实模型：在 SIwaveComponent Library中，为每个电容指定ESL和ESR（手册 2.9 节公式fᵣ = 1/(2π√(ESL·C))可反推 ESL）。

注意：手册 4.1.1 节“谐振模式分析”会验证此配置。若仿真显示 PDS 在 500MHz 存在强谐振峰，而你未放置该频段电容，则需在对应位置添加100pF@0.3nH电容。

3.4 谐振分析：解读模态云图的三把钥匙

手册 4.1.1 节“谐振模式分析”是前仿真的高潮。SIwave 生成的Mode Shape（模态云图）不是炫酷动画，而是 PDS 的“X光片”。解读它需三把钥匙：

钥匙一：看模态阶数（Mode Number）

• Mode 1：最低频谐振，通常对应整个电源平面的“鼓膜式”振动，频率最低，能量最强；
• Mode 2/3：更高阶模态，对应平面内部分区域的驻波，频率更高，但易被局部去耦抑制。

钥匙二：看电流密度（Current Density）
云图中红色区域表示高频电流集中区。手册图 4.1.1-2 显示电流在平面边缘汇聚，说明此处是 EMI 辐射热点——需在此加宽覆铜或增加接地过孔。

钥匙三：看谐振频率（Resonant Frequency）
将 Mode 1 频率f₁与关键信号的Fknee（手册 2.4 节Fknee = 0.35/Trise）对比：

• 若f₁ < Fknee：谐振发生在信号有效频谱内，必导致 SI/PI 问题；
• 若f₁ > 3×Fknee：谐振在噪声带外，影响较小。

某高速 ADC 项目中，Trise=0.3ns → Fknee≈1.17GHz，而 SIwave 显示Mode 1=850MHz，Mode 2=1.35GHz。Mode 1在Fknee内，必须抑制；Mode 2略超，可接受。最终通过在Mode 1电流密集区添加 47pF 电容，将f₁推高至 1.05GHz，问题解决。

4. 后仿真实操：PI/DCIR/SI/EMI 四维联动验证

后仿真是对物理布线成果的终极拷问。手册第 4 章的四个模块不是孤立运行，而是构成一条因果链：PI 产生噪声 → DCIR 决定静态压降 → SI 在噪声基线上评估信号质量 → EMI 将噪声转化为辐射。跳过任一环，结论都不可信。下面以一个 DDR4 接口（速率 2400MT/s，Trise≈0.15ns → Fknee≈2.3GHz）为例，详解四维联动的实操逻辑。

4.1 PI 仿真：从谐振到电压噪声的传导路径

手册 4.1 节将 PI 仿真拆为四步，但核心是建立“谐振→阻抗→噪声”的传导模型。以4.1.2 阻抗分析为例，SIwave 生成的Z-parameter曲线（纵轴阻抗，横轴频率）是 PI 仿真的心脏。

-- SIwave 导出阻抗数据后，用 Python 分析关键频点 import pandas as pd import numpy as np # 假设读取 SIwave 导出的 impedance.csv (Freq_Hz, Z_Real, Z_Imag) df = pd.read_csv("impedance.csv") df['Z_Mag'] = np.sqrt(df['Z_Real']**2 + df['Z_Imag']**2) # 查找目标频点（如 DDR4 的 1.2GHz）附近阻抗 target_freq = 1.2e9 freq_mask = (df['Freq_Hz'] > target_freq*0.9) & (df['Freq_Hz'] < target_freq*1.1) z_at_1p2ghz = df.loc[freq_mask, 'Z_Mag'].min() # 取最小阻抗值 print(f"1.2GHz 附近最小阻抗: {z_at_1p2ghz*1000:.1f} mΩ") # 若手册 2.8 节目标阻抗为 25mΩ，而此处为 45mΩ，则 PI 不达标

这段分析直指要害：阻抗曲线上的谷值，就是 PDS 在该频点的“免疫力”。若1.2GHz谷值>25mΩ，说明去耦不足，需在 DDR4 电源引脚附近增加高频电容。而4.1.3 电压噪声测量则是验证此决策的效果——它将Z(f)与I(f)（芯片电流频谱）卷积，得到V_noise(f) = I(f) × Z(f)。手册图 4.1.3-1 显示的噪声峰值，正是Z(f)谷值不足的直接后果。

4.2 DCIR 仿真：大电流路径的“热力图”诊断

手册 4.2 节DC Voltage (DCIR) drop仿真，表面是看压降，实质是诊断大电流路径的瓶颈。SIwave 生成的Voltage Drop云图（蓝色为低压，红色为高压）中，颜色突变处即为瓶颈。

典型瓶颈有三类：

• 过孔瓶颈：电源平面到芯片的过孔数量不足，云图显示过孔周围呈放射状红色；
• 走线瓶颈：PCB 上电源走线过细，云图显示走线全程发红；
• 平面分割瓶颈：电源平面被分割成孤岛，云图显示孤岛间存在明显压差。

解决方案必须匹配瓶颈类型：

• 过孔瓶颈：增加过孔数量，或改用更大孔径（如0.3mm → 0.45mm）；
• 走线瓶颈：加宽走线，或改用铜厚2oz；
• 平面分割瓶颈：修改分割策略，确保关键芯片有直达电源平面。

某 FPGA 项目中，DCIR云图显示 DDR4 PHY 区域压降达120mV（超规格50mV），放大查看发现是PWR_1V2平面在该区域被高速信号槽分割。修改为L3-PWR整层铺铜后，压降降至35mV。

4.3 SI 仿真：从 TDR 到眼图的信号质量闭环

手册 4.3 节的 SI 仿真，是以信号为探针，反向检验 PCB 通道质量。其逻辑闭环是：TDR 定位阻抗不连续点 → S 参数量化反射/传输 → 串扰仿真评估邻道干扰 → 眼图综合判决余量。

以4.3.2 TDR为例，SIwave 生成的TDR Response曲线（横轴时间，纵轴阻抗）中，每一个台阶都对应一个阻抗突变：

• 正台阶（阻抗↑）：如过孔焊盘（直径 > 走线宽）；
• 负台阶（阻抗↓）：如跨分割（参考平面中断）；
• 振荡：终端未匹配，引发多次反射。

手册图 4.3.2-1 的 TDR 曲线若在20ps处出现+15Ω台阶，说明此处存在阻抗突变。此时应检查该位置的过孔模型——是否在 SIwave 中设置了正确的Anti-pad（隔离焊盘）尺寸？若Anti-pad过大，会降低过孔阻抗，导致负台阶；过小则升高阻抗，导致正台阶。

而4.3.4 眼图仿真是最终判决。手册强调“眼高”和“眼宽”必须同时满足：

• 眼高 >20%信号摆幅：保证噪声容限；
• 眼宽 >40%UI（单位间隔）：保证时序裕量。

若眼图闭合，不能只调终端电阻。必须回溯：TDR是否显示过孔问题？S21是否在Fknee内衰减过大？串扰是否引入随机抖动？这才是 SI 仿真的工程思维。

4.4 EMI 仿真：远场辐射的“源-路径-接收机”建模

手册 4.4.1 节PCB 远场辐射分析，是 EMI 设计的终点，也是起点。SIwave 的Far Field计算并非简单积分，而是基于Method of Moments求解全板电流分布，再外推至远场。

关键参数有三：

• 辐射源：手册默认将所有信号线、电源噪声作为源，但可手动指定Excitation（如只激励 DDR4 时钟线）；
• 辐射路径：PCB 本身是天线，其尺寸决定主辐射频点（f₀ ≈ c/(2×L)，L 为最长路径）；
• 接收机：SIwave 默认计算3m距离的E-field（V/m），符合 CISPR 22 标准。

输出Far Field Plot（极坐标图）中，主瓣方向即 EMI 最强辐射方向。若主瓣指向机箱缝隙，则需在该区域增加屏蔽罩或导电胶。某通信模块项目中，Far Field显示800MHz主瓣正对 USB 接口，实测证实该频点辐射超标。最终在 USB 接口 PCB 区域敷设铜箔并单点接地，辐射降低15dB。

5. 避坑指南：SIwave 仿真中最容易翻车的 5 个致命点

仿真翻车不是运气差，而是踩中了高频设计的固有陷阱。这些坑在手册里常以“建议初学者跳过”“注意设置”等轻描淡写带过，但实际是导致项目延期、样机失败的元凶。以下是我在多个项目中血泪总结的 5 个致命点，按“现象→原因→解决”结构列出，每一条都对应手册中一个被低估的细节。

5.1 现象：谐振分析显示 Mode 1 频率异常低（如 50MHz），与理论计算（f₀≈c/(2×L)）相差巨大

原因：SIwave 将未定义Reference Plane的信号层误判为“悬浮”，导致 PDS 模型失真。手册 3.1 节Validation Check中的Missing Reference Planes报错被忽略，或虽修复但未重新生成Mesh。
解决：执行Project → Rebuild Mesh，并在Setup → Solver Settings中确认Reference Planes已正确指定（如L2-GND为Ground Reference）。理论计算f₀应与Mode 1频率误差 <10%。

5.2 现象：DCIR 仿真中，某电源网络压降为 0，或全板显示同一颜色

原因：该网络在.asc文件中未被识别为Power Net，SIwave 将其视为普通信号网，不施加电流激励。手册 3.1 节 PADS 导出时，Net名称含空格或特殊字符（如PWR 1V2），导致 SIwave 解析失败。
解决：在 PADS 中将网络名改为PWR_1V2（下划线替代空格），重新导出.asc；或在 SIwaveProject Tree → Nets中右键该网络，选择Set as Power Net。

5.3 现象：SI 仿真中 TDR 曲线在末端剧烈振荡，无法收敛

原因：终端负载未设置或设置错误。手册 4.3.1 节“信号线参数抽取”要求为每条信号线指定Termination，但初学者常遗漏。SIwave 默认开路终端，引发全反射。
解决：在Setup → Excitations中，为信号线选择Lumped Port，并设置Z0=50Ω（单端）或Z0=100Ω（差分）；或在Component Library中添加Resistor作为终端负载。

5.4 现象：EMI 远场辐射在低频（<100MHz）出现虚假峰值

原因：SIwave 的Far Field计算默认包含直流分量，而低频辐射主要由大电流回路面积决定，与 SI/PI 无关。手册 4.4.1 节未强调需滤除 DC。
解决：在Far Field Setup中勾选Remove DC Component，或在结果后处理中用高通滤波（f_cutoff=1MHz）。

5.5 现象：同一份设计，在 SIwave 3.5.2 和 4.0 版本中，谐振频率偏差 >15%

原因：不同版本的Meshing Algorithm和Solver Precision默认值不同。手册未注明版本差异，用户直接迁移项目文件。
解决：在Setup → Solver Settings中，统一设置Mesh Accuracy = High，Convergence Criteria = 0.01；并记录所用 SIwave 版本号，写入项目文档。

6. 答辩与验收：用三张表、一个故事、一次复现征服评审老师

答辩不是背诵手册，而是证明你真正掌控了这套仿真逻辑。评审老师最想确认三件事：你的结果可信吗？你能解释异常吗？你能在物理板上复现吗？我的经验是，用三张表、一个故事、一次复现，就能覆盖全部质疑。

6.1 三张表：构建可信度的铁三角

表一：仿真-实测对照表（核心证据）

这张表的价值在于：承认偏差，但归因清晰。它告诉老师，你不是在编数据，而是在管理不确定性。

表二：关键参数决策表（设计过程透明化）

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