最近做了一个变频器控制板的改造项目，需要在控制侧和驱动侧之间加隔离，主控是 STM32F334R8，外设里有一颗 SPI 接口的数字电位器和一颗 SPI 接口的 ADC，都在功率板上。最初我把 SPI 信号直接用飞线跨过物理隔离带，结果上电半小时就烧了一片 ADC 的输入级，原因很典型——功率侧和逻辑侧地电位在 MOSFET 开关瞬间被拉出十几伏的瞬态压差，所谓“共地”根本不存在。后来换上 MAX14431BAEE+ 这颗专门给 SPI 设计的隔离器，配合 STM32F334R8 重新规划了信号链路，才算把问题压住。
这篇文章把我这次从选型、原理图设计、CubeMX 配置到实测调试的完整过程写出来。如果你也要在工业控制、电机驱动、数字电源这类场景里给 SPI 通信链路加隔离，可以参考这套做法，重点会放在 MAX14431BAEE+ 的使用逻辑、STM32F334R8 侧的工程配置，以及一些datasheet里不会写的隐患。
1. 为什么要在 SPI 链路上动刀：从一块烧掉的驱动板说起
1.1 隔离的本质不是“加个芯片”，而是重塑整个信号回路
很多工程师一开始对 SPI 隔离的理解是“找个数字隔离器把四根线串进去就完事”。这个想法在实验室里可能跑得通，拿到现场就翻车。我那个项目第一次打样就是这种思路——用了四通道数字隔离器，把 SCLK、MOSI、MISO、CS 各占一个通道，结果通信时好时坏，最后还烧了器件。
根本原因在于，SPI 不只是一组单向信号线，它是一个主从同步协议，隔离之后必须保证四根线之间的时序关系不被破坏，同时还要处理两侧电源域的彻底分离。普通数字隔离器虽然每一路都有隔离能力，但它不会替你想 SCLK 和 MOSI 之间的 skew、CS 撤销边沿的位置、从机回读 MISO 时的建立保持时间。这些活儿得你自己用示波器一点一点校准，稍不留神就翻车。
MAX14431BAEE+ 这类“专用 SPI 隔离器”和通用数字隔离器的区别就在这里：它的通道数量和方向是根据 SPI 总线拓扑预置好的，输入侧和输出侧的拓扑固定，你只需要按照手册把对应信号接上，大部分时序隐忧它已经内部消化了一部分。当然这不是说你就可以完全不管时序——剩余部分的匹配仍然要自己在 PCB 和固件里控制，我会在调试章节展开讲。
1.2 实际场景：控制板和功率板之间到底有多少种干扰
以我这次项目为例，系统结构是：
- 控制板：STM32F334R8，3.3V 逻辑，SPI1 作为主机
- 功率板：SPI ADC（采集母线电压/电流）、SPI 数字电位器（设置比较器阈值）
- 隔离要求：控制板与功率板之间不能有直流通路，耐压至少 2kV，共模瞬态抑制能力要够
这里有一个很多人会忽略的细节：功率板上的开关管在硬开关瞬间会产生非常陡的 dv/dt，通过变压器的寄生电容耦合到控制侧地平面，形成共模电流。如果你的隔离器共模瞬态抑制（CMTI）能力不足，即使静态耐压达标，动态之下照样会误翻转输出，SPI 数据直接被冲到乱码。MAX14431BAEE+ 在这个指标上的标称数值是够用的（具体值要看最新手册，不同批次会有标注差异），但我建议你选型时把这个参数放在耐压之前去卡。
1.3 为什么选择 MAX14431BAEE+ 而不是光耦方案
光耦做 SPI 隔离不是不行，但有几个硬伤：
- 速度上限：常见光耦如 6N137 也就 10Mbps 上下，而 SPI 时钟轻轻松松上 18MHz、36MHz，光耦的上升沿延迟直接吃掉时序余量
- 通道一致性：光耦的传播延迟离散性大，四路信号之间 skew 很难控制，SPI 速率一高就完蛋
- 电流消耗：光耦 LED 驱动电流好几毫安，四路就是十几毫安，隔离电源的压力不小
- 寿命衰减：LED 光衰在高温工业环境里是个隐藏坑，几年后通信误码率会莫名上升
MAX14431BAEE+ 是电容隔离技术，速度和寿命都比光耦好，而且它是专门按照 SPI 场景设计的通道排布，比我上一版用通用数字隔离器自己搭的方案省掉大量外部逻辑。
2. MAX14431BAEE+ 的关键特性拆解：这颗芯片到底大方在哪
2.1 六通道拓扑：它是怎么安排 SPI 四根线的
MAX14431BAEE+ 这一类器件的典型通道排布是 3 个正向通道（从逻辑侧到隔离侧）和 3 个反向通道（从隔离侧到逻辑侧），一共 6 个通道。对标准 SPI 主从链路来说：
- 正向通道 1：SCLK（主机输出到从机）
- 正向通道 2：MOSI（主机输出到从机）
- 正向通道 3：CS（主机输出到从机，片选信号）
- 反向通道 1：MISO（从机输出到主机）
这样用掉 4 个通道，还剩 2 个通道。多出来的通道怎么用？最常见的是把其中一个配置成隔离侧的中断输出返回逻辑侧——比如功率板上的 ADC 有个 BUSY/中断脚，需要通知 MCU 数据准备好了。另一个通道可以用于 GPIO 控制，比如隔离侧某个电源的使能信号。
我的用法是把第 5 个通道接成了隔离侧 ADC 的 DRDY 信号，第 6 个通道暂时留作备份。这样整个功率板的数字接口只需要一颗隔离器全部搞定，不用像以前那样要么省中断、要么再加一颗小封装隔离器。
2.2 EN 脚与高阻输出：一颗芯片控制整条总线的生死
这是 MAX14431BAEE+ 一个非常容易被低估的功能。EN 脚可以控制输出端进入高阻态，相当于给隔离器的输出侧加了一把总开关。这意味着什么呢？最常见的应用是多从机 SPI 总线隔离。
想象你控制板上挂了两个隔离器芯片，分别通向两个不同的功率板，两个从机的 MISO 都回到 MCU 的同一条 SPI 线上。如果不做处理，两个从机的 MISO 会打架。传统做法是给每个从机的 CS 分配不同的 MCU GPIO，靠 CS 选择谁占用总线。但如果你的 MCU GPIO 不够，或者你想减少控制板到功率板的跨隔离信号数量，就可以用两个隔离器的 EN 脚交替使能，让非选中的那一路输出高阻，彻底从电气上断开，而不是只靠 CS 的逻辑电平去“软隔离”。
我这次项目虽然只有一个隔离器，但我在固件里还是把 EN 脚接了出来，用 GPIO 控制。原因有两个：一是上电瞬间可以让隔离输出保持高阻，避免 MCU 复位期间 GPIO 电平不确定导致功率板误动作；二是调试时可以随时把隔离侧整个摘掉，方便定位问题是出在隔离前还是隔离后。这个设计在后面排错时救了我一命，后面会细说。
2.3 上下电源架构与失效保护
MAX14431BAEE+ 有两个电源域，逻辑侧 VCC 和隔离侧 VISO 必须完全独立。这里有个新手常犯的错误：看到 VIO 之类的引脚，以为和 MCU 的 IO 电源接同一个 3.3V 就行，于是把逻辑侧电源和控制板 LDO 输出直接相连，隔离侧电源和功率板 DCDC 相连，地也是分开的——这没错。错的是有人会把隔离器两侧的 GND 在 PCB 上通过一个 0Ω 电阻或铜皮搭桥，美其名曰“共模参考”，这就等于把隔离彻底废了。
失效保护方面，这类器件一般会在输入侧掉电或输入悬空时，让输出侧进入一个确定状态而不是随机翻转。这对 SPI 尤其重要：如果 MCU 复位期间 SCLK 悬空导致输出侧随机产生时钟沿，从机可能采到垃圾数据。MAX14431BAEE+ 内部有上拉/下拉逻辑保证这个行为，但前提是 EN 脚本身有个确定电平。所以我建议 EN 不能悬空，最好用 10kΩ 电阻下拉到 GND，让默认状态是非使能。
3. STM32F334R8 侧工程配置：时钟、引脚与 HAL 初始化
3.1 SPI1 挂在哪条总线上，决定了你能跑多快
STM32F334R8 是 M4 内核，主频 72MHz。但它的三个 SPI 不是都能跑到 36MHz：SPI1 挂在 APB2 上，最高可以到 36MHz；SPI2/SPI3 挂在 APB1 上，最高 18MHz。所以如果你要用这颗 MCU 跑高速 SPI，尽量把高速外设安排在 SPI1。
我这次用的是 SPI1，引脚分配是：
- PA5：SCLK
- PA6：MISO
- PA7：MOSI
- PB6：CS（软件控制，不用硬件 NSS）
关于 CS 的选择多说一句：STM32 的硬件 NSS 在某些情况下会自动拉低拉高，看起来方便，但它产生片选脉冲的时机受硬件状态机约束，隔离器引入延迟后，你很难精确控制 CS 与 SCLK 的相对位置。工业界做隔离 SPI 的老工程师普遍喜欢用普通 GPIO 模拟 CS，因为每一拍的建立时间和撤销时间都是你代码里显式控制的，出了问题也好查。
在这个项目里我最终把 SPI 时钟定在 9Mbps。这个选择是故意低于芯片上限的，因为加了隔离器之后，信号链路上的传播延迟、PCB 过孔反射、隔离电源纹波都会消耗时序裕量。9Mbps 留出了足够余量，通信稳定性比 18Mbps 时明显好，而 ADC 和数字电位器的采样率根本用不到那么高的带宽。
3.2 CubeMX 里的关键参数：不是默认值就完事
用 STM32CubeMX 配置 SPI1 时，有几个参数我建议你仔细过一遍：
- Mode：Full-Duplex Master
- Clock Polarity (CPOL)：Low（对应 SPI Mode 0）或 High（Mode 3），取决于从机要求。MAX14431BAEE+ 是透传隔离器，不改变协议本身，所以 SPI 模式完全由两端器件决定。我用的 ADC 是 Mode 0，数字电位器是 Mode 0，统一设 CPOL=Low、CPHA=1Edge
- Data Size：8 位。这颗 MCU 也支持 16 位帧，但我的两个从机都是 8 位寄存器结构，用 16 位反而要自己拼字节
- First Bit：MSB First，绝大多数 SPI 器件都是这个顺序，除非你确认从机是 LSB First
- NSS：Disable，因为我用软件 CS
生成代码后，HAL_SPI_TransmitReceive() 是常用的全双工接口。但我实测中发现，HAL 库在每次传输开始前会检查 SPI 总线状态，如果你的 CS 撤销太快、下一帧又来得太急，可能触发 BUSY 标志位卡住。解决方法是把 CS 的拉高撤销放在 SPI 完全结束之后，并加几个空指令延迟（可以用 __NOP() 或者简单延时），让总线恢复到空闲状态再操作 GPIO。
3.3 软件 CS 的时序控制：实打实的代码经验
下面是实际工程里我用的标准帧结构，代码逻辑很简单：
#define SPI_CS_LOW() HAL_GPIO_WritePin(CS_GPIO_Port, CS_Pin, GPIO_PIN_RESET) #define SPI_CS_HIGH() HAL_GPIO_WritePin(CS_GPIO_Port, CS_Pin, GPIO_PIN_SET) uint8_t spi_readwrite(uint8_t tx_data) { uint8_t rx_data = 0; SPI_CS_LOW(); // 建立时间：让 CS 先稳定，保证从机准备就绪 delay_short(5); HAL_SPI_TransmitReceive(&hspi1, &tx_data, &rx_data, 1, HAL_MAX_DELAY); // 保持时间：确保数据已被从机锁存 delay_short(5); SPI_CS_HIGH(); return rx_data; }这段代码看起来简单，但有几个细节值得留意：
第一，CS 拉低后的建立时间不能省。加了隔离器之后，CS 从 MCU 引脚到从机引脚经过芯片内部传播延迟，虽然很短，但如果你紧接着立刻发 SCLK，某些时序敏感的从机可能没反应过来，第一笔数据就读错。我实测 9Mbps 下加 5 个 CPU 周期的建立时间就够了，但如果你把速率提到 18M 以上，建议把建立时间拉长到 1~2 微秒。
第二，CS 拉高的时机必须在最后一个 SCK 边沿之后。有些从机在 CS 上升沿锁存数据，如果你的 CS 和 SCK 因为隔离器内部路径差异出现错位，先撤 CS 后撤 SCK，从机可能采到半个字节。这也是为什么我不建议用硬件 NSS 的原因之一——它的撤销时序不受你控制。
第三，连续帧之间要留空闲时间。工业现场电磁环境复杂，如果两帧间隔过短，隔离器输出侧可能还在振铃，下一帧时钟就来了，容易产生偶发错误。我在代码里加了一个 1μs 左右的帧间隔，代价是吞吐率略微下降，但稳定性提升非常明显。
4. 硬件设计里的几个关键点：电源、上下拉与 PCB 爬电
4.1 隔离电源选型和纹波控制
隔离器本身没有电源转换能力，它需要两个独立的电源域。对工业控制板来说，最常用的方案是：
- 逻辑侧 3.3V：由控制板 LDO/DCDC 供电
- 隔离侧 3.3V：由隔离 DCDC 模块供电
隔离 DCDC 模块的纹波是个大坑。你从功率板取电或单独用隔离模块供电时，如果 DCDC 开关频率落在 SPI 时钟频率附近，纹波会直接叠加到隔离器输出信号上，导致波形边沿抖动。这种问题在示波器上看尤其明显：SCLK 的上升沿不是平滑的，而是一串毛刺。
我的经验是给隔离侧电源加两级滤波：第一级是 DCDC 输出端标配的 10μF + 0.1μF 陶瓷电容组合，第二级是靠近 MAX14431BAEE+ 的 VISO 引脚处放一个 1μF 的低 ESL 电容。如果条件允许，还可以加一个磁珠把数字噪声和高频纹波挡在芯片外面。
4.2 上拉电阻放在哪一侧，很有讲究
SPI 总线通常会在 MOSI、MISO、SCLK、CS 上加上拉电阻，防止线路悬空时电平漂移。加了隔离器之后，上拉电阻的位置要根据信号方向来放：
- MCU 输出的信号（SCLK、MOSI、CS）：上拉电阻放在隔离器的输入侧，也就是 MCU 这一端。因为隔离器输入侧如果悬空，它的输入逻辑可能处于不确定状态，输出侧会产生随机电平，这比线路悬空更危险
- 从机输出的信号（MISO）：上拉电阻放在隔离器的隔离侧，也就是从机这一端。这样从机释放总线（高阻态）时，MISO 在隔离器输入侧被拉到确定电平，输出侧也就稳定
上拉电阻阻值我一般选 10kΩ。阻值太小会让信号边沿变缓（RC 常数大），阻值太大会导致抗干扰能力下降，10kΩ 在 9Mbps 下刚好，如果你跑更高的速率，可能需要换成 4.7kΩ 以下并在走线上做阻抗匹配。
4.3 PCB 布局里最容易忽略的爬电距离
这是工业级隔离设计里最“一票否决”的细节：隔离栅两侧的走线和过孔必须保持足够的爬电距离。
很多工程师画 PCB 时，隔离器两侧的铺铜是分开了，但信号走线为了走捷径，在芯片旁边绕了一下，把地线或电源线拉得离隔离栅太近，导致爬电距离不足。按主流工业标准，2kV 隔离等级下，污染等级 II 的 PCB 上至少需要 4mm 以上的爬电距离。如果你用了开槽（在 PCB 上铣一条物理槽缝），可以降低这个要求，但前提是槽缝两侧的走线不能跨越。
还有一点：隔离器下方的敷铜要挖空。MAX14431BAEE+ 这类芯片底面有内引线框架，底部敷铜会形成寄生电容通路，削弱隔离性能。常见做法是在封装下方开一个禁布区，把底层铜皮挖掉。看原厂评估板参考设计会很直观，但国产很多兼容芯片的 demo 并不规范，还是以 max 手册为准。
4.4 信号线的回路不能穿越隔离栅
数字信号走线跨过隔离栅是不可避免的，因为信号本来就要从一侧到另一侧。但关键是信号线的返回路径不能也穿越隔离栅。对 SPI 这类同步信号，最好让四根线平行等长走线，并在输入侧和输出侧分别有完整的地平面参考。如果隔离器两侧的地平面在芯片附近被切开，信号回路面积变大，就容易辐射和接收噪声。
实际布局里，我会把 MAX14431BAEE+ 放在 PCB 中线的位置，左侧是控制板电路，右侧是功率板电路，中间留出隔离通道的禁布区，所有跨越的信号线在芯片引脚附近直接通过，不走大环形。这个布局方式比把芯片放在板边、信号绕一圈回来要好得多。
5. 实测波形与调试排错：SPI 隔离最容易翻车的地方
5.1 首字节对、后续字节全乱：CS 时序和模式匹配问题
这是一类很经典的问题现象：第一个字节能读对，后续全部乱码。很多人会上示波器去查 SCLK 和 MOSI，但往往看不出个头绪，因为波形单个看都对。
我遇到过一次类似问题，最后定位到是CS 撤销太早。我的固件一开始把 CS 拉高的动作放在 HAL_SPI_TransmitReceive() 返回之后立刻执行，但 HAL 返回只代表数据已经放进移位寄存器，不代表最后一个 SCK 边沿一定已经稳定传到了隔离器输出侧。隔离器内部有传播延迟，在高速率下这个延迟可能正好让最后一个 bit 还没被从机采到，CS 就撤销了。从机以为是异常结束，把缓冲区丢弃，表现为从第二个字节开始就错。
解决方案很简单：CS 拉高前加一个 delay_short，在低速下甚至可以只加几条 NOP。麻烦的是如何判断延迟足够——我的办法是把 CS 撤销沿和 SCLK 最后一个边沿用示波器双通道对比，确保 CS 上升沿出现在最后一个 SCK 沿之后至少 100ns。
还有一种可能是 SPI 模式不匹配。MAX14431BAEE+ 是透传隔离器，它不解析协议，所以它不会帮你纠正 CPOL/CPHA。我曾经想当然地以为某个 ADC 是 Mode 0，结果 datasheet 里写的是 Mode 2（CPOL=1, CPHA=0），首字节对只是因为时序碰巧宽松，后续就露馅了。所以排错时先确认两端器件的模式完全一致，再去动硬件。
5.2 偶发位错误，而且与负载变化相关：共模干扰的经典脸谱
还有一个让我排查了很久的问题：SPI 通信在电机不转的时候一切正常，一旦电机启动或者负载变大，通信就开始偶发出错。一开始我怀疑是电源跌落，后来示波器一抓，发现是隔离侧电源地平面与功率地之间的共模噪声。
电机开关瞬间产生的高 dv/dt 会通过变压器寄生电容进入功率板，再通过隔离 DCDC 的寄生电容耦合到隔离侧电源，最终反映为 MISO 信号线上叠加的高频振铃。SPI 主机（STM32F334R8）在采样 MISO 时，如果采样点正好落在振铃峰上，就读到错误电平。
这类问题排查链路是：
- 用示波器差分探头测隔离侧 MISO 信号，观察有没有高频毛刺叠加
- 断开电机负载，再次抓波形，对比毛刺是否消失
- 在隔离侧电源上加磁珠和更大的电容，观察毛刺幅度
- 如果还是不行，检查隔离 DCDC 模块的接地处理，某些模块的散热焊盘需要接特定地，不能随意悬空
我之前项目里最终的解决办法是调整 MISO 采样点——把 SPI 的时钟相位从 1Edge 改成 2Edge（也就是 CPHA=1），让数据在第二个边沿被采样，正好躲开了振铃区间。这个办法在信号质量足够、只是采样点不巧的情况下非常有效，代价是如果你对从机时序不了解，可能引入新的不匹配。稳妥做法还是先解决共模噪声源头，再考虑调整相位。
5.3 用示波器测隔离电路时，别把你的参考地勾到对面去
这条是我最想强调的实操教训：隔离两侧地之间是高压差，普通的示波器探头地线夹是接到保护地的，你夹在隔离侧地上就等于把隔离输出侧地短接到控制侧地，隔离直接失效。轻则测量结果不对，重则烧探头、烧芯片。
我建议至少备一支差分探头，或者用两个单端探头做数学减法（A-B通道），但要注意两个探头的地线夹必须接在各自侧的地上，不能同时夹在某一侧。如果你只有普通探头，又想快速看信号，可以先只测单侧信号（比如只测 MCU 侧 SCLK），另一侧用隔离器的输出状态间接判断。
很多工厂现场调试事故都出在这个细节上，工程师图方便，用一根普通探头跨在隔离器两侧测波形，结果把隔离器打穿。这不是芯片质量问题，是使用方法问题。
5.4 上电复位瞬间的随机波形：EN 脚默认电平必须明确
还有一个在实验室不容易发现、到现场就冒烟的问题：MCU 复位或掉电瞬间，GPIO 电平是不确定的。如果 MAX14431BAEE+ 的输入侧在电源爬升过程中出现短暂的逻辑抖动，输出侧可能产生一个假的 CS 脉冲，从机误以为主机发起通信，开始执行错误操作。
我在项目里给 EN 脚加了一个 10kΩ 下拉电阻，默认不使能隔离器，同时给 CS GPIO 配置了上拉，让复位期间 CS 保持高电平。MCU 启动代码里第一步就是初始化 SPI 相关 GPIO 到确定状态，再延时几百微秒等电源稳定，最后才拉高 EN 使能隔离器。上电顺序图看起来就像：
// 先设置 GPIO 和 SPI 外设时钟 // 再拉高 CS（MCU 侧确保从机不被误触发） // 延时等待隔离器两侧电源稳定 // 最后置位 EN，激活隔离器这个顺序看起来简单，但它能避免掉很多“上电偶尔烧一次”的诡异故障。
6. 进阶方向：多从机隔离、DMA 与吞吐量优化
6.1 多从机隔离总线：用 EN 脚做电气隔离式片选
前面提到 MAX14431BAEE+ 的 EN 脚可以把输出置高阻。如果你要控制多个隔离功率板，可以给每个板子配一个 MAX14431BAEE+，把所有输出侧的 SCLK/MOSI 并到同一条总线上，MISO 也从各自隔离器输出侧并回来。哪个板子参与通信，就使能哪个隔离器的 EN 脚。
这种做法的好处是：MCU 侧只需要一组 SPI 外设、一组 SPI_CS 信号去控制功率侧各板的片选，而不是给每个板子单独分配 GPIO。对于引脚紧张的 F334R8 来说，省出来的 GPIO 可以用在更多的故障检测和报警信号上。
不过要注意，多从机并联时，所有隔离器未使能的通道必须在高阻态，不能只是内部寄存器不输出。MAX14431BAEE+ 的 EN 就是干这个的，普通数字隔离器没有这个功能，这也是我选择专用 SPI 隔离器的另一层原因。
6.2 DMA 方式提升吞吐率：别让 CPU 被字节搬运拖死
如果你的 SPI 从机要读写大量数据（比如连续采样），用 CPU 一次一个字节调用 HAL_SPI_TransmitReceive 会占用大量时间。STM32F334R8 的 SPI1 支持 DMA，可以配置 DMA 循环模式，自动把采样值搬进内存。
开启 DMA 后，隔离器引入的延迟依然存在，但它的延迟是固定的，不会因为 DMA 而改变。你需要注意的是一帧数据的总长度和 DMA 中断处理时间要匹配，否则缓冲区满了还没处理，下一帧 DMA 已经开始覆盖缓冲区。
我实际测试过：9Mbps 下用 DMA 连续读 ADC 数据，CPU 占用率比查询方式低了 60% 以上，而且因为 DMA 传输是硬件控制的，SCLK 和 MOSI 之间的一致性比软件翻转 GPIO 更好，通信误码率也略微下降。
6.3 关于速率上限的合理预期
很多人一看隔离器标称能跑 100Mbps，就觉得 SPI 也可以直接飙到 36MHz。这是个误区。标称性能是理想条件下单一通道的极限，实际 SPI 链路里有四根线并行、有从机负载电容、有 PCB 走线寄生电容、有隔离器本身的多通道串扰。我一般设计时会按标称值的一半去分配预算，再留出 20% 的降额余量。
以 MAX14431BAEE+ 跑 9Mbps 来说，波形余量非常充足，甚至不需要加串联匹配电阻。但如果你硬要跑到 36Mbps，就要仔细观察上升沿是否够快、CS 时序是否还能保持正确，大概率得牺牲一部分从机兼容性来换速度。
写在最后
做这个项目给我最大的感受是：SPI 隔离本身不难，难的是你以为做完了之后，系统总是会用各种稀奇古怪的方式告诉你“这里没想清楚”。从第一次烧 ADC，到后来查 CS 时序、查共模干扰、查上电顺序，每一步都对应一个真实的现场教训。
如果只让我留一条经验给后来者，我会说：先把 EN 脚控制好，先把上电顺序理清，再谈波形和速率。因为信号质量出问题顶多是通信卡顿，电源域混乱和复位毛刺是真的会烧前端的。MAX14431BAEE+ 和 STM32F334R8 这套组合在工业场景里是稳的，但稳的前提是你把芯片手册里每一页都当回事，而不是只当成一个“能传 SPI 的隔离芯片”来用。下一步我准备把这套思路扩展到一个带菊花链拓扑的传感器采集板上，到时候有新的坑再回来填。
