FPGA I/O Bank规划指南：HR、HP、HD差异、电气约束与避坑

FPGA的I/O bank这事儿，说大不大，说小也真能把一个项目拖进沟里。我见过不止一次，原理图画到一半才发现几个3.3V的慢速外设被顺手挂到了HP bank上，结果1.8V的VCCO死活对不上，只能回头改板；也见过有人把DDR3的引脚分到了HR bank，时序报告红得一片，最后把走线全拆了重排。这些问题的根源都指向同一个东西：HR、HD、HP这三种bank在电气上是三套完全不同的东西，不能按“都是I/O”来理解。

这篇东西就围绕HR、HD、HP这三类bank展开，把它们的定位差异、电气约束、引脚规划方法、常见坑和排查路径讲透。刚接触FPGA、正在画第一块板子的朋友可以照着流程走；做过几轮项目的朋友，可以重点看bank规划表和排查表那几段，很多错误都是靠这两样东西提前避掉的。文中涉及具体电压、阻值、时序的地方，我都会说明白推导逻辑，但最终数值请以你手上那颗器件的数据手册为准——不同系列、不同型号的bank数量、支持的I/O标准是有出入的，这一点务必牢记。

1. 三种bank到底差在哪：先把定位摆正

1.1 缩写背后的设计取向

HR、HP、HD这三个名字不是随便起的，它们直接对应三种设计取向。HR是High Range，字面意思就是“电压范围宽”，它的核心卖点是兼容性：VCCO可以在1.2V到3.3V之间挑，这意味着3.3V的普通逻辑、2.5V的视频接口、1.8V的小型外设，都可以往HR bank上放。代价是它的速度上限不如HP，内部也没有那套精密的阻抗校准电路。

HP是High Performance，高性能。它的VCCO范围被压得很窄，通常只到1.8V，往下到1.2V。电压范围窄换来的是速度快、驱动强、内部带DCI（数字控制阻抗）。所有对时序敏感的东西——存储器接口、高速差分、源同步总线——基本都优先考虑HP bank。你把它理解成“专业赛道”就行，跑得快，但只能跑特定标号的车。

HD是High Density，高密度。这个bank主要出现在低成本、小容量的器件上，设计目标是“用有限的芯片面积塞下尽可能多的I/O”。所以它支持的电压范围跟HR一样宽，但每个I/O的驱动能力更弱，输入路径的延迟更大，也没有DCI。它天生就是给按键、LED、低速总线、片选信号这类东西准备的。

我个人的理解方式是：HR是“万能接口”，HP是“高速接口”，HD是“便宜管饱”。你把外设按这个逻辑分堆，后面的活儿就顺了。

1.2 硬指标对照表

光说定位不够，落到选型和画图，还是得看硬指标。下面这张表是我自己整理时常年放在手边的版本，数值是大致范围，具体型号请查手册的bank章节。

看这张表的时候要抓住两个关键点。第一，VCCO是硬边界，不是“建议值”，写1.8V就是1.8V，你接3.3V的信号进去不是“可能有问题”，而是直接超规格。第二，DCI只在HP bank上有，这一条决定了存储器接口和高速差分的归属，也决定了你要不要在PCB上多放几颗精密电阻。

还有一点容易被忽略：这三种bank之上还有一个特殊的Bank 0，它是专用配置bank，负责配置接口相关的引脚，不参与HR/HP/HD的分类，VCCO_0的供电要求也单独列出。画图时别把它和普通I/O bank混在一起规划。

1.3 为什么不能只用一种bank

这个问题我被问过好几次：“既然HR电压范围最宽，为什么不全做成HR？”答案藏在芯片的物理结构里。I/O单元要做高速，晶体管尺寸、供电电压、ESD结构都得跟着变；要兼容3.3V，氧化层和器件尺寸又必须放大。这两件事在同一个硅片上很难同时做到极致，所以厂商干脆分三套库，让设计者按需组合。

从项目角度看，这个设计其实很划算。一颗中高端器件里，HP bank负责性能，HR bank负责兼容，你只需要为真正需要高速的那部分引脚付出成本。反过来，如果整颗芯片全是HP bank，那3.3V外设就没法直连，板上要加一堆电平转换，BOM和面积都上去了。所以选型的时候，第一件事不是看逻辑资源够不够，而是看HR bank的数量够不够接你那些3.3V器件，这个经常是真正的瓶颈。

2. 电气约束拆解：VCCO、DCI、VREF、驱动

2.1 VCCO：一个bank一个电压，这是铁律

同一个bank里所有I/O共用一组VCCO引脚，这个事实决定了bank规划的底层逻辑：同一个bank里不能出现两种需要不同VCCO的I/O标准。你可以在bank里混用LVCMOS18和LVDS_18，因为它们都要1.8V；但你不能在一个bank里同时放LVCMOS33和LVCMOS18，工具会直接报DRC错误，就算你强行忽略，上板后也是灾难。

这里有个新手常犯的错误：以为“LVCMOS33和LVCMOS18都是LVCMOS，应该能混”。不能。VCCO只有一个值，3.3V供电下输出1.8V电平，输出高电平会被拉到接近3.3V，下游1.8V器件就危险了；反过来1.8V供电下要输出3.3V，根本做不到。所以画原理图之前，先把你所有外设的电平列成一张表，按电压分组，一组对应一个bank，这是最省事的做法。

分组之后还要留余量。我一般会预留至少一个完整的HR bank不接任何固定功能，只引出排针或测试点，用作调试口。项目后期要飞线、要抓波形、要临时加个串口，这个bank能救急。这个习惯是从一次改板经历里学来的：当时所有HR bank都被占满，想加一路调试串口只能拆掉一个已有外设。

2.2 DCI与VREF：HP bank的两把钥匙

DCI的全称是Digitally Controlled Impedance，数字控制阻抗。它的原理说起来不复杂：bank上有两个专门的参考引脚，各接一只高精度电阻，芯片内部用这两只电阻作基准，实时校准输出驱动器的阻抗和输入端的端接阻抗。这样做的价值在于抵消工艺、电压、温度漂移——没有DCI的时候，输出阻抗可能因为批次和温度飘个百分之二三十，高速信号到了接收端反射就压不住；有了DCI，阻抗始终贴着目标值，眼图会干净很多。

用DCI有几个必须注意的点。第一，参考电阻的精度要求高，一般要1%，普通5%的碳膜电阻别往上焊，校准基准本身就偏了，DCI等于白做。第二，阻值不是随便选的，要按你用的IOSTANDARD去查手册里的对应表，不同标准的参考阻值不一样。第三，一旦启用了需要DCI的标准，那两个参考引脚就被占用了，不能再当普通I/O用。

VREF是另一个容易踩的点。某些输入标准（比如SSTL、HSTL系列）需要一个参考电压来判断高低电平，这个电压由bank内部的VREF引脚提供。7系列及之后的器件里，VREF引脚通常是复用的，一旦这个bank里有I/O使用了需要VREF的标准，对应的引脚就不能再做普通信号线。规划引脚时如果没注意，布局阶段会突然报“引脚冲突”，那时候再改原理图就晚了。

2.3 驱动强度、压摆率与输入延迟

驱动强度（Drive Strength）和压摆率（Slew Rate）这两个参数，很多人画图时不管，等到EMI测试过不了才回头改。驱动强度一般有几档可选，从几毫安到二十几毫安，默认值通常在中间档。低速信号用默认值没问题，但如果你驱动的是长走线或者容性负载大的总线，驱动太弱会导致上升沿变缓、时序余量变薄；驱动太强则容易过冲和振铃，EMI也难看。

我的经验是：能用弱驱动就不用强驱动，先按默认值跑，时序报告里如果发现某个接口的建立时间紧，再针对性提高那一组的驱动强度，同时把压摆率调慢来压振铃。反过来，时钟和高速差分这类信号，压摆率要跟着标准走，不要手动乱调。

输入延迟这一项，HR、HP、HD之间的差别是实打实的。HD bank的输入路径更简单，延迟更大，这也是它不适合高速源同步接口的原因。你在做引脚分配的时候，如果某个接口对输入建立/保持时间敏感，一定要把它放到HP bank上，并且优先选靠近时钟区域的引脚。手册里的I/O时序表会给出不同bank类型的延迟差异，做高速设计时值得花半小时对一遍，比事后调约束省事得多。

3. 从原理图到约束：bank规划的完整落地流程

3.1 第一步：外设电平清单

我现在的习惯是，项目一开始先做一张表，列清楚每一个外设的：信号名、方向、电平标准、最高频率、是否差分、是否需要端接、大概走线长度。这张表看着笨，但它能一次性暴露所有冲突。比如你列完发现板上有12路3.3V信号、4路1.8V信号、1组DDR3，那bank分配的轮廓基本就出来了：3.3V的进HR，1.8V和DDR进HP。如果HR bank数量不够，那就得考虑加电平转换，或者在选型阶段换一颗HR bank更多的器件。

这张表还有一个隐藏作用：它能帮你判断哪些信号可以合并到一个bank。合并的原则是按VCCO分组，不是按功能分组。很多人习惯把“所有SPI设备放一起”、“所有LED放一起”，这在功能上没错，但如果这些设备的电平不一样，硬放一起就是自找麻烦。正确做法是先按电压分层，层内再按功能和物理位置排。

3.2 第二步：bank分配表怎么排

有了电平清单，接下来排bank。我一般按这个顺序：

1. 先把必须用HP bank的挑出来，也就是存储器接口和高速差分。这些对bank位置有硬要求，通常要贴着对应的时钟区域，而且要用专用的时钟引脚。
2. 再把3.3V和2.5V的通用外设分到HR bank，按物理位置就近分配，减少跨bank走线。
3. 剩下的低速GPIO（按键、LED、片选）塞进剩下的bank，能塞HD就塞HD，把HR和HP留给更需要的信号。
4. 留一个完整的HR bank做调试口。
5. 检查每个bank的I/O数量是否超限，差分对是否成对落在合法引脚上。

这一步最容易出问题的是差分对。差分信号必须落在同一bank的合法差分对上，P和N是固定的两个引脚，不能随便挑。而且想进全局时钟网络的话，还得用带时钟能力的专用引脚（MRCC/SRCC）。这些约束在分配阶段就要满足，等到布局布线阶段再调，工具会直接告诉你“这个引脚组合不可用”，然后你就得回头改原理图。

3.3 第三步：XDC约束与工具自检

引脚定下来之后写约束。约束文件里每个端口至少要有两行：位置和电平标准。写法很直白，但有两个细节容易被忽略。

第一，电平标准必须和bank的VCCO一致。你写了LVCMOS33，但硬件上这个bank供的是1.8V，工具不一定会拦你，但上板一定出问题。所以约束写完要跑一遍DRC检查，看有没有bank电压冲突的告警。

第二，没用的引脚要显式处理。默认状态下未使用引脚是悬空的，悬空输入会来回翻转，带来额外功耗，严重的时候还会影响相邻信号。工具里有对应的配置项可以把未用引脚设成下拉或者禁用，具体选项名各版本略有不同，但意思一样：不要让它们飘着。我有一次做低功耗项目，静态电流怎么都降不下来，最后查出来是一大片未使用I/O在飘。

约束写完，建议跑一遍I/O报告，把每个bank的实际VCCO、用到的I/O标准、占用引脚数列出来，对着原理图核一遍。这个动作花不了十分钟，但能挡掉后面八成以上的低级错误。

3.4 第四步：电源与去耦的现场细节

bank规划定了，电源方案就得跟上。每个bank的VCCO是独立供电引脚，你可以把同电压的bank并到一路电源上，也可以分开供。合并的好处是省LDO、省面积，坏处是一路出问题全挂，而且上电时序不好控制。我一般会把高速bank（HP）单独供，通用bank按电压合并。

去耦这块，我的做法是每个bank的VCCO引脚附近放一颗0.1μF，每两三个bank再配一颗4.7μF或10μF。电容要贴近引脚，回流路径要短，这一点在高速bank上尤其重要。另外注意VCCO的电源平面不要和别的电压混在一起切得太碎，参考平面不完整会直接影响差分信号的阻抗。

上电顺序也是个实际问题。一般建议核心电压先上，I/O电压后上。如果VCCO比核心电压先建立，I/O引脚可能通过内部保护结构倒灌电流，轻则上电瞬间出现不确定电平，重则长期可靠性受影响。具体顺序要求每种器件手册里都写了，做电源时序控制的时候照着来，别凭感觉。

4. 踩坑实录：六类高频问题与排查路径

4.1 电压冲突与电平倒灌

这是出现频率最高的一类。典型场景：板上有几个3.3V的传感器，画图时顺手接到了空着的HP bank上，因为那个bank位置好走线。结果做约束时发现HP bank的VCCO最高只到1.8V，3.3V根本供不进去。解决办法只有两个：换bank，或者加电平转换。前者改原理图，后者改BOM，都不便宜。

还有一种更隐蔽的：输出端3.3V驱动1.8V器件。有人觉得“输出高电平高一点没关系，接收端能识别就行”。短期可能真能用，但1.8V器件的输入引脚长期承受超过绝对最大额定值的电压，漏电流会增大，寿命会打折。正确做法是加串联限流电阻配合钳位，或者干脆用电平转换器件。串联电阻分压只适合极低速信号，而且阻值计算要考虑接收端输入阻抗，高速线上这么干等于自毁信号完整性。

排查这类问题，最有效的办法是把每个bank的VCCO和该bank内所有I/O标准列成对照表，逐行核对。工具里的DRC报告也会提示，但有些冲突它只给警告不给错误，别忽略警告。

4.2 差分对与时钟引脚

差分信号的坑主要集中在三点：极性接反、不在同一bank、用了非时钟专用引脚却想进全局时钟网络。极性接反在低速时可能还能工作，高速时相位关系全错；不在同一bank的差分对，工具直接拒绝布局；时钟信号走了普通I/O，只能进局部时钟网络，跨区域时序会很难收敛。

我的做法是，所有时钟和差分信号在分配引脚前，先查手册的引脚定义表，确认它是不是差分对、是不是时钟能力引脚。这一步不能靠工具自动分配，自动分配出来的结果经常是“能布通但性能差”，等时序崩了再改代价更大。

还有端接问题。LVDS这类差分标准需要在接收端做100Ω端接，HP bank可以用内部DCI省掉外部电阻，HR bank通常要外接。外接电阻的位置要尽量靠近接收端， stub越短越好，这一点在布线阶段就要和layout沟通好。

4.3 上电顺序、未用引脚与热插拔

上电顺序前面提过了，这里补充一个实际现象：VCCO先上时，如果核心电压还没建立，I/O可能处于高阻或者弱上拉状态，下游器件会看到一段不确定电平。如果下游是敏感的模拟前端或者有复位要求的芯片，这段不确定状态可能引起误触发。解决办法是在下游加可靠的复位电路，或者严格控制上电时序。

未使用引脚的处理，除了防浮空，还有一个场景要注意：板上有热插拔接口时，FPGA的I/O可能在对方上电前就暴露在外部电平下。这时候要考虑I/O的耐压能力和钳位保护，必要时串电阻或者加TVS。这些在消费类产品里经常被忽略，到了工业环境就是批量返修的来源。

4.4 问题速查表

下面这张表是我自己排问题时常用的索引，按现象找原因，比从头想快得多。

5. 影响范围：从选型到量产的连锁反应

5.1 器件选型与BOM成本

bank类型分布会直接反推器件选型。假设你的板子有大量3.3V外设，那HR bank的数量就是硬指标；如果HR bank不够，你要么加电平转换芯片（每路几毛到几块，路数一多就是成本），要么换更大封装、更多HR bank的型号（单价上去了，PCB面积也上去了）。这个权衡在项目早期做，成本最低；等到样机做完再发现，改一次板的钱够买几百颗转换芯片。

HD bank的价值也体现在这里。低成本器件靠HD bank堆I/O数量，如果你的设计就是一堆按键、LED、继电器驱动、低速总线，那用HD bank完全够，没必要为用不上的高速性能买单。反过来，如果你明知道有一颗芯片要跑DDR，选型时就必须确认它有HP bank，这一点在低端系列上不是默认具备的。

5.2 PCB层数与电源树

电源树的设计直接受bank分组影响。每种VCCO都要一路电源，虽然可以合并，但合并之后滤波和时序的复杂度上升。四层板做单电压系统很轻松，一旦出现三种VCCO加核心电压，六层起步是常态，电源平面和地平面的完整性要求也更高。

差分信号的阻抗控制同样受bank影响。HP bank内部可以做端接，PCB上省掉端接电阻，布线空间宽松；HR bank外接端接，电阻摆放位置、走线分支长度都变成约束。这些细节在layout评审时如果没提，回来就是一堆飞线和割线。

5.3 时序余量与长期可靠性

时序余量这件事，表面看是逻辑设计的问题，底层其实是bank和引脚分配的问题。同一个接口，放在HP bank靠近时钟区域的引脚上，和放在HD bank远端引脚上，时序余量能差出一大截。项目后期时序收不收敛，很多时候不是代码写得好不好，而是引脚一开始就分错了。

可靠性方面，电平匹配和上电顺序是两个长期隐患。电平不匹配不会立刻炸，但会让器件工作在超规格状态，批次一致性差的时候就是随机故障。上电顺序不对引起的倒灌电流也是同理，单板测不出来，量产之后返修率会说话。这类问题没有捷径，只能在设计阶段按手册老老实实做。

6. 几条我自己总结的经验

第一条，bank规划表要在画原理图之前做，不是在布局布线报错之后做。我现在的流程是：外设清单、电压分组、bank分配、引脚核对，四步走完才动手画图。这四步加起来可能就半天，但能省掉后面两周的返工。

第二条，永远留一个干净的HR bank。这个bank不接固定功能，全部引出测试点或者排针，VCCO单独供。项目里临时加个串口、抓个时序、飞根线验证想法，全靠它。踩过一次全部占满的坑之后，这条就变成我的硬规矩了。

第三条，DCI能不用就不用，要用就用到位。内部端接确实省事，但参考电阻的精度、布局、阻值一个都不能马虎，否则还不如外接电阻来得踏实。低速差分我一般直接外接，高速接口才考虑DCI，并且一定按手册表格选阻值。

第四条，约束写完必须跑I/O报告并人工核对一遍。工具的DRC能挡住大部分错误，但挡不住“语法正确、逻辑错误”的约束，比如电平标准写对了但和硬件供电不一致，这种只有人对一遍才发现。

最后说一句关于HD bank的：很多人觉得它“低端”，其实在合适的场景里它非常好用。一堆低速GPIO塞进去，成本低、布线松、不占宝贵的高速资源，这就是它存在的意义。搞清楚每种bank该干什么，比一味追求高性能实在得多。