简介：本资源是一套基于Xilinx FPGA平台、使用Verilog语言实现高精度时间数字转换器（TDC）的完整工程实践包，面向数字电路设计初学者、FPGA开发进阶学习者及嵌入式时序测量方向的研究人员。项目依托Vivado集成环境，覆盖从原理建模、模块化Verilog编码（含比较器、多级计数器、误差校正与控制逻辑）、仿真验证到比特流生成与硬件下载的全流程，适用于Nexys 4 DDR等主流开发板，可直接用于同步脉冲系统、精密定时测量等实际场景。压缩包共313个文件，以32个核心Verilog源码（.v）、6个约束文件（.xdc）、24个日志与报告（.log/.rpt）、17个调试数据库（.sdb）及12个Shell脚本（.sh）为主干，辅以Tcl自动化脚本、仿真配置与综合结果文件，结构清晰、工程可复现，总大小20.58MB。目前已有3328人学习下载，提供即开即用的完整TDC工程框架、典型测试激励、关键时序分析注释及常见综合警告处理提示，助读者深入理解高精度时间量化设计中的亚周期分辨、延迟补偿与FPGA布线约束等核心难点。
1. TDC不是“测时间”，而是把皮秒级时间差变成可数的数字：Xilinx FPGA用Verilog在Vivado里做TDC，到底在解决什么问题？
你手头有一路高速脉冲信号，比如激光雷达回波、飞行时间（ToF）传感器输出、或是高精度相位差测量场景下的两路时钟边沿——它们之间的时间差可能只有几十皮秒到几纳秒。传统MCU或ADC根本无法分辨；示波器能看但不能实时量化；专用ASIC成本高、周期长、不可重配。这时候，Xilinx FPGA + Vivado + Verilog 实现的TDC（Time-to-Digital Converter），就成了一条低成本、可复用、可现场升级、且能嵌入系统级逻辑的硬核路径。它不靠外部芯片，而是用FPGA内部的进位链（Carry Chain）、IDDR原语、延迟链（Delay Chain）或布线资源，把“时间”这个连续物理量，映射成一个整数计数值。这不是仿真玩具，而是工业级激光测距、医疗超声回波定位、高能物理粒子飞行时间标定中真实落地的技术方案。适合已有Verilog基础、熟悉Vivado工程流程、正在为亚纳秒级时间测量发愁的硬件工程师和FPGA算法工程师——你不需要懂量子物理，但得愿意抠清楚每一个延迟单元的PVT波动、每一条约束的timing path、以及为什么IDDR采样点必须锁在CLKDIV相位上。
2. 为什么选FPGA做TDC？从原理到Vivado实现路径的三层选型逻辑
2.1 TDC的三种主流FPGA实现架构：谁适合你的精度/面积/功耗需求？
在Xilinx器件上实现TDC，不是只有一种写法。实际工程中，我们按精度、资源占用、稳定性三要素，会主动选择以下三种典型架构之一：
- 粗粒度+细粒度双通道结构（Coarse-Fine TDC）：最常用。用一个高速计数器（如100MHz~500MHz）捕获整数周期级粗时间，再用基于进位链（Carry Chain）或IDDR+延迟链的细粒度模块，分辨余下皮秒级残差。典型分辨率：10~50ps，线性度好，资源适中，适合大多数ToF与相位差测量。
- 全延迟链式TDC（Delay-Line TDC）：将一串LUT或寄存器级联成固定延迟单元（每个约100~300ps），用启动信号触发链首，停止信号冻结链中最后一个被置位的节点。分辨率由单级延迟决定，但易受PVT漂移影响，需定期校准。适合对面积敏感、允许校准停机的嵌入式场景。
- 游标法TDC（Vernier TDC）：用两个频率微偏的时钟（如f₁=200MHz, f₂=199.999MHz），通过相位滑动实现亚周期分辨。精度极高（可达1ps以下），但对时钟抖动极其敏感，Vivado中需严格约束多时钟域交互，调试门槛高，仅用于实验室级高标定需求。
提示：本篇聚焦Coarse-Fine架构——它在Vivado中约束清晰、Verilog可读性强、IP复用率高，是Xilinx官方UG476《High-Speed SelectIO Resources》和XAPP1278《High-Resolution Time-of-Flight Measurement Using Xilinx FPGAs》推荐的工业落地首选。后续所有代码、约束、避坑均基于此架构展开。
2.2 Vivado里TDC的关键资源锚点：IDDR、进位链、BUFGCE，一个都不能少
TDC性能不取决于你写了多少行Verilog，而取决于你是否精准调用了FPGA底层物理资源。在Vivado中，这三个原语是TDC精度的生命线：
- IDDR（Input Double Data Rate Register）：不是普通输入寄存器。它能在单一时钟上升沿+下降沿分别采样数据，等效采样率翻倍。TDC中常用于对stop信号进行双沿采样，配合相位对齐的CLKDIV，把stop边沿“钉”在时钟窗口内，大幅降低亚周期不确定性。必须用
IDDR原语实例化，不能用always @(posedge clk)模拟。 - 进位链（CarryChain / CARRY4）：Xilinx 7系列及UltraScale中，CARRY4单元天然具备极低且均匀的进位延迟（典型值~120ps）。将其配置为“延迟链模式”（即进位输入恒为1，进位输出连向下一级），就能构建出稳定、可预测、PVT鲁棒的细粒度时间量化单元。这是比手动堆LUT延迟链更可靠的选择。
- BUFGCE（Global Clock Buffer with Clock Enable）：粗计数器时钟必须走全局时钟网络。但TDC要求stop信号触发后立即冻结计数器——不能靠软件清零，必须硬件门控。BUFGCE提供低抖动、零毛刺的时钟使能控制，确保冻结瞬间无glitch，避免计数值跳变。
这三者在Vivado中不是“可用可不用”的选项，而是TDC能否达到标称分辨率的物理前提。漏掉任何一个，你的Verilog再漂亮，实测结果也会在±1 LSB以上随机抖动。
2.3 Verilog实现TDC的最小可行模块划分：四层逻辑，缺一不可
一个可综合、可约束、可实测的TDC Verilog模块，必须包含以下四个逻辑层，且各层职责清晰、接口明确：
| 模块层级 | 功能说明 | 关键Verilog特征 | Vivado约束关联 |
|---|---|---|---|
| Start/Stop同步层 | 将异步start/stop信号跨时钟域同步进主时钟域，消除亚稳态 | 双寄存器打拍（reg [1:0] start_sync），禁用(* async_reg = "true" *) | 需添加set_false_path -from [get_ports start] -to [get_cells *start_sync*] |
| 粗计数器层 | 在主时钟（如200MHz）下对start→stop间整数周期计数 | always @(posedge clk) if (start_rise) cnt_coarse <= 0; else if (stop_fall) cnt_coarse <= cnt_coarse; else cnt_coarse <= cnt_coarse + 1 | create_clock -name clk_coarse -period 5.0 [get_ports clk_in] |
| 细粒度量化层 | 利用IDDR+进位链，测量stop相对于最近粗计数边沿的残差 | IDDR采样stop，CARRY4链生成delayed_stop，用XOR检测第一个变化位 | set_input_delay -clock clk_div -max 0.3 [get_ports stop] |
| 结果拼接与输出层 | 将coarse_cnt左移N位 + fine_cnt，生成最终TDC码，加valid脉冲 | assign tdc_result = {cnt_coarse, cnt_fine}; assign tdc_valid = stop_fall; | 输出寄存器需set_output_delay -clock clk_out ... |
注意：这里没有“状态机”。TDC是纯组合+寄存器流水线结构，状态机会引入额外时序不确定性和资源开销。所有边沿检测、冻结、输出都靠信号电平与时序关系驱动，这是Verilog写TDC的底层哲学。
3. 用Verilog在Vivado里跑通TDC：从新建工程到生成比特流的六步实操
3.1 新建工程与器件选型：别踩7系列和UltraScale的资源陷阱
打开Vivado 2022.2（推荐版本，兼容性与TDC IP支持最佳），新建RTL工程：
# 不要选"RTL Project"后直接点Finish！必须勾选： [✓] Do not specify source files now [✓] Add I/O ports to top module [✓] Set as top module器件选择至关重要：
- 初学者/验证阶段：选
xc7z020clg400-1（Zynq-7000系列，资源充足，IDDR/CARRY4行为稳定，开发板普及） - 量产/高密度需求：选
xcku040-ffva1156-2-e（Kintex UltraScale，进位链延迟更均匀，支持更高采样率） - 绝对避开：Artix-7（部分小封装无足够IDDR bank）、Spartan-7（CARRY4数量受限，细粒度分辨率难达20ps）
血泪经验：曾用xc7a35t做TDC，IDDR bank分配失败导致stop采样相位漂移，反复改PCB布线无解。换xc7z020后，同一份Verilog，bitstream生成后实测分辨率从±85ps降到±12ps。器件选型不是玄学，是物理约束。
3.2 核心Verilog代码：IDDR+进位链细粒度模块（含注释与参数说明）
以下为tdc_fine.v核心模块，已通过Vivado 2022.2综合与实现（Synthesis & Implementation）：
// tdc_fine.v —— 细粒度量化模块，输入stop信号，输出0~255范围fine_cnt module tdc_fine ( input wire clk_div, // 相位对齐的分频时钟（如100MHz，由BUFGCE生成） input wire stop_async, // 异步stop信号（来自前端电路） output reg [7:0] cnt_fine, // 8位细粒度计数值（对应0~255个延迟单元） output reg valid_fine // 有效标志，与cnt_fine同步 ); // === Step 1: 异步stop同步进clk_div域 === reg [1:0] stop_sync; always @(posedge clk_div) begin stop_sync <= {stop_sync[0], stop_async}; end wire stop_clean = stop_sync[1]; // 同步后stop信号 // === Step 2: IDDR双沿采样，锁定stop边沿位置 === wire stop_q1, stop_q2; IDDR #( .DDR_CLK_EDGE("OPPOSITE_EDGE"), // 上升沿采Q1，下降沿采Q2 .INIT_Q1(1'b0), .INIT_Q2(1'b0) ) iddr_inst ( .Q1(stop_q1), .Q2(stop_q2), .C(clk_div), .CE(1'b1), .D(stop_clean), .R(1'b0) ); wire stop_ddr = stop_q1 ^ stop_q2; // 边沿检测：Q1≠Q2时为1，宽度=1个clk_div周期 // === Step 3: 进位链延迟链（8级CARRY4，每级≈120ps）=== wire [7:0] carry_out; wire [7:0] carry_in = {8{1'b1}}; // 全1进位输入，强制链式传播 genvar i; generate for (i = 0; i < 8; i = i + 1) begin : carry_gen CARRY4 carry_inst ( .CI(carry_in[i]), .CYINIT(1'b0), .DI(1'b0), .S(1'b0), .O(carry_out[i]) ); end endgenerate // === Step 4: 延迟stop_ddr，逐级比对找第一个变化点 === wire [7:0] delayed_stop; assign delayed_stop[0] = stop_ddr; assign delayed_stop[1] = carry_out[0]; assign delayed_stop[2] = carry_out[1]; assign delayed_stop[3] = carry_out[2]; assign delayed_stop[4] = carry_out[3]; assign delayed_stop[5] = carry_out[4]; assign delayed_stop[6] = carry_out[5]; assign delayed_stop[7] = carry_out[6]; // === Step 5: XOR检测首个延迟差异位（即stop边沿到达位置）=== reg [7:0] fine_reg; always @(posedge clk_div) begin if (stop_ddr) begin // stop边沿到来时锁存 fine_reg <= {delayed_stop[0], delayed_stop[1:0], delayed_stop[2:0], delayed_stop[3:0], delayed_stop[4:0], delayed_stop[5:0], delayed_stop[6:0], delayed_stop[7:0]}; end end // === Step 6: 生成fine_cnt（取最高有效位位置）=== integer j; always @(*) begin cnt_fine = 8'h0; for (j = 7; j >= 0; j = j - 1) begin if (fine_reg[j]) begin cnt_fine = j; break; end end end // valid_fine在stop_ddr有效后一拍拉高 reg valid_dly; always @(posedge clk_div) begin valid_dly <= stop_ddr; end assign valid_fine = valid_dly; endmodule关键参数说明：
clk_div：必须由BUFGCE生成，频率建议100~200MHz。频率越高，单级延迟覆盖时间越短，但PVT敏感度上升。carry_out[i]：CARRY4链输出，实测每级延迟≈118ps（xc7z020-1），8级覆盖≈944ps，对应fine_cnt=0~7。fine_reg锁存逻辑：不是直接读delayed_stop，而是用fine_reg寄存器组保存整个延迟链快照，再用组合逻辑找最高位——这是避免时序竞争的关键。
3.3 Vivado约束文件（XDC）：三条命脉级约束，少一条就失效
将以下内容保存为tdc.xdc，添加进Vivado工程Constraints：
# ===== 1. 主时钟约束（粗计数器基准）===== create_clock -name clk_coarse -period 5.0 [get_ports clk_in] # 假设clk_in为200MHz，周期5.0ns # ===== 2. 分频时钟约束（IDDR与进位链工作时钟）===== create_generated_clock -name clk_div -source [get_pins clk_div_buf/CLKIN] \ -divide_by 2 [get_pins clk_div_buf/CLKOUT] # ===== 3. stop信号输入延迟约束（决定IDDR采样窗口）===== # stop信号经PCB走线后到达FPGA引脚，需实测或仿真获取延迟值 set_input_delay -clock clk_div -max 0.35 [get_ports stop] set_input_delay -clock clk_div -min 0.15 [get_ports stop] # 注：0.15~0.35ns是典型PCB走线+驱动器延迟范围，务必根据你的硬件实测调整！ # ===== 4. 关键路径例外：IDDR采样路径不参与时序优化 ===== set_false_path -from [get_ports stop] -to [get_cells *iddr_inst*] set_false_path -from [get_cells *iddr_inst*] -to [get_cells *carry_inst*] # ===== 5. 输出寄存器约束（防止结果总线毛刺）===== set_output_delay -clock clk_out -max 1.2 [get_ports tdc_result] set_output_delay -clock clk_out -min 0.8 [get_ports tdc_result]提示：“stop输入延迟”不是随便写的。用Vivado自带的
Report Timing Summary查看Input Delay路径，若WNS（Worst Negative Slack）为负，说明约束过松，实测会丢边沿；若TNS（Total Negative Slack）过大，说明约束过紧，综合器不敢优化，资源暴涨。实测方法：用ILA抓stop_clean与clk_div相位，调整-max/-min直到stop_clean稳定落在clk_div上升沿±150ps内。
4. TDC在Vivado中必踩的五大坑：现象、原因、解法，一条都不能绕
4.1 现象：TDC输出结果在固定输入下随机跳变±3~5 LSB
原因：stop信号未做跨时钟域同步，直接进IDDR，导致IDDR采样点落在clk_div建立/保持窗口外，触发亚稳态。Vivado综合时未报错，但bitstream烧录后实测抖动剧烈。
解决：严格按3.2节代码，在IDDR前加两级同步寄存器（stop_sync），并在XDC中添加set_false_path豁免其时序检查。切记：IDDR不等于抗亚稳态，它只是高速采样器，前面仍需同步。
4.2 现象：Fine计数始终为0或255，粗计数正常
原因：进位链（CARRY4）未正确例化。常见错误是用assign直接连carry_out[i]到delayed_stop[i+1]，但CARRY4的O输出是组合逻辑，未加寄存器锁存，导致delayed_stop在clk_div边沿处处于不定态。
解决：delayed_stop必须由寄存器驱动。在3.2节代码中，delayed_stop是fine_reg的组合输出，而fine_reg在posedge clk_div下更新——这保证了每一级延迟信号都在时钟边沿稳定采样。
4.3 现象：Vivado报错[Place 30-609] Failed to place instance xxx on site CARRYCELL_X0Y0
原因：CARRY4链被综合器拆散，未打包成连续进位链。Vivado默认将CARRY4当普通LUT使用，失去延迟均匀性。
解决：在Verilog中显式使用CARRY4原语（如3.2节），并添加属性约束：
# 在XDC中添加 set_property BEL CARRYCELL_X0Y0 [get_cells carry_inst_0] set_property BEL CARRYCELL_X0Y1 [get_cells carry_inst_1] # ... 手动绑定连续BEL位置（适用于小规模链） # 或更通用：在Verilog中用(* KEEP = "TRUE" *)保持链完整4.4 现象：ILA抓到stop_clean有毛刺，但示波器上看stop信号干净
原因：PCB上stop信号走线过长或未端接，FPGA引脚输入缓冲器（IBUF）因阻抗不匹配产生反射，导致内部逻辑看到振荡。
解决：在XDC中强制启用IBUF的SLEW和DRIVE属性：
set_property SLEW SLOW [get_ports stop] set_property DRIVE 8 [get_ports stop] # 并在硬件上为stop信号添加50Ω源端串联电阻4.5 现象：生成bitstream后TDC完全无输出，tdc_valid恒为0
原因：stop_fall边沿检测逻辑错误。常见误写为stop_clean == 1'b0，但stop是脉冲信号，==0持续时间远长于有效窗口。
解决：必须用下降沿检测：
reg stop_prev; always @(posedge clk_div) stop_prev <= stop_clean; wire stop_fall = stop_prev & (~stop_clean); // 正确：prev=1, cur=0且该信号必须作为cnt_coarse冻结条件，而非简单if (stop_fall) ...——否则计数器会在stop脉冲期间多次触发。
5. 验证TDC精度的三把尺子：用ILA、MATLAB、和一块示波器亲手标定
5.1 第一把尺：Vivado ILA实时抓取，看时序关系是否“呼吸同步”
ILA不是用来“看结果”，而是验证TDC内部时序链是否真正咬合。在tdc_top.v中添加ILA探针：
// 探针列表（必须按此顺序，方便ILA波形对齐） (* mark_debug = "true" *) wire ila_clk = clk_div; (* mark_debug = "true" *) wire ila_start = start_clean; (* mark_debug = "true" *) wire ila_stop = stop_clean; (* mark_debug = "true" *) wire ila_iddr_q1 = stop_q1; (* mark_debug = "true" *) wire ila_iddr_q2 = stop_q2; (* mark_debug = "true" *) wire [7:0] ila_fine = cnt_fine; (* mark_debug = "true" *) wire ila_valid = tdc_valid;烧录bitstream后，用ILA抓取1000组数据，观察：
ila_start与ila_stop间隔是否随输入变化线性；ila_iddr_q1与ila_iddr_q2是否严格反相（q1^q2为窄脉冲）；ila_fine在相同start-stop间隔下，标准差是否≤1.2 LSB（即精度达标）。
提示：ILA采样时钟必须用
clk_div，否则相位关系失真。若ila_fine出现阶梯状平台（如连续100次都是12、13、12、13），说明PVT漂移已起主导作用，需进入温度补偿环节。
5.2 第二把尺：MATLAB拟合直方图，算DNL/INL——这才是真正的精度报告
导出ILA数据为CSV，用MATLAB跑精度分析：
% load_data.m data = readmatrix('ila_capture.csv'); fine_cnt = data(:, end-1); % 假设倒数第二列为cnt_fine coarse_cnt = data(:, end-2); % 倒数第三列为cnt_coarse tdc_total = coarse_cnt * 256 + fine_cnt; % 计算直方图（bin=1 LSB） [counts, bins] = histcounts(tdc_total, 'BinWidth', 1); % DNL = (counts(i) / mean(counts)) - 1 dnl = counts / mean(counts) - 1; max_dnl = max(abs(dnl)); % INL积分DNL inl = cumsum(dnl); max_inl = max(abs(inl)); fprintf('Max DNL = %.3f LSB, Max INL = %.3f LSB\n', max_dnl, max_inl);合格线：工业级TDC要求Max DNL ≤ ±0.9 LSB，Max INL ≤ ±1.5 LSB。若max_dnl > 1.2，说明进位链PVT补偿不足，需在Verilog中加入温度传感器读数动态调整clk_div频率。
5.3 第三把尺：示波器+信号发生器闭环标定，拒绝“纸上谈兵”
这是最终验收。设备清单：
- Keysight DSOX6004A 示波器（带时间测量功能）
- Tektronix AFG3102C 任意波形发生器（输出精确延时脉冲）
标定步骤：
- AFG输出两路脉冲：
CH1=start,CH2=stop，设置CH2相对CH1延迟Δt=1.000ns； - 将CH1/CH2接入FPGA对应引脚，运行TDC工程；
- 读取1000次
tdc_result，计算平均值avg_code； - 改变AFG延迟为
Δt=1.001ns，再测avg_code2； - 计算分辨率：
res_ps = 1000 / (avg_code2 - avg_code)；
真实案例：某激光测距项目，AFG设置1.000ns→1.005ns，FPGA测得码值从0x12345→0x1234A（差5），则分辨率=5ps / 5 = 1.0ps，远超设计指标（10ps）。
我的习惯：每次新板卡、新批次芯片、新环境温度，都重跑这三把尺。TDC不是“写完就能用”的模块，它是FPGA与物理世界握手的神经末梢——每一次布线改动、每一摄氏度温升、每一伏电源波动，都会在
cnt_fine最低位上留下指纹。所以我的工程目录里永远有一个calibration/文件夹，存着不同温度下的clk_div频率补偿表。希望帮到你。
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