FPGA多通道音频采样：AD7892时序、FIFO与状态机设计

简介：面向FPGA数字系统设计与高速数据采集方向的学习者，这份文档围绕多通道采样控制器的完整实现展开，可解决音频信号20Hz–20KHz频段下AD7892采样速率匹配、通道切换与数据输出等设计难题。正文从系统组成入手，逐块讲解AD通道选择、串并输出控制模块的划分思路，用VHDL有限状态机实现时序控制，并讨论被动串行配置模式带来的可扩展性；串行输出面向通信采集与远程调制发射，并行输出则可经高速存储器交由微机或其他处理器做后续控制。文中还点出SRAM查找表掉电丢失配置信息的问题及专用配置器件的解决路径，并附FPGA设计技术概述与调试应用说明，适合课程设计、毕业设计及工程入门参考。包内共1个doc文件，约938KB，篇幅紧凑、结构完整，已有295人学习。

1. 8路音频采样：为什么500kSPS的ADC每通道只剩62.5kHz

一颗标称500kSPS的12位ADC，接到8路音频上，每路的实际采样率立刻掉到62.5kHz——只比CD的44.1kHz高出约1.4倍。这个数字很反直觉：明明买的是"高速"器件，落到每一路上却几乎没有余量。基于FPGA的多通道采样系统，本质上就是在解决这个被通道数摊薄后的时间预算问题。这颗FPGA在里面并不负责跑什么算法，它干的事情更像一个节拍器：把AD7892的启动、转换、结束、锁存、换通道这几个动作，一个时钟一个时钟地安排稳妥，任何一步提前或延后，采到的波形就会失真。搞懂这套节拍是怎么排出来的，比记住"用了VHDL写状态机"有用得多。

2. 采样率的账本：从奈奎斯特判据到AD7892的2微秒时序

2.1 44.1kHz乘以8：352.8kHz是怎么逼出来的

音频信号的频率范围是20Hz到20kHz，按奈奎斯特判据，采样率至少要是信号最高频的两倍，也就是40kHz起步。工程上没人会卡在40kHz这条线上，因为抗混叠滤波器不可能做成理想砖墙：20kHz低通在22kHz处已经衰减得很有限，落在40kHz采样率的折叠区里的残余分量会直接混进带内。CD格式取44.1kHz，本身就是留了一点余量的结果，这套系统沿用这个参照点。

麻烦出在通道数上。8路要共用一颗ADC，靠模拟开关轮流切换，那么ADC的总采样率必须等于"每通道采样率×通道数"：44.1kHz × 8 = 352.8kHz。这就是选型的硬下限。方案里最终选了AD7892AN-1，采样转换速率500kSPS，折算到每通道是500k ÷ 8 = 62.5kHz，相对44.1kHz的余量约1.42倍。

这个余量看着薄，但它不是随手定的。往大选，比如换成更快的ADC，代价是并行接口的翻转速率、FPGA内部FIFO的写带宽、以及后级存储的吞吐全部要跟着涨；往小选，352.8kHz刚刚压线，元件容差和时钟抖动会直接吃掉那点余量。用一个几行的脚本把账算清楚，比拍脑袋可靠：

FS_ADC = 500_000 # AD7892-1 的采样转换速率上限（SPS） CH_NUM = 8 # 8 路模拟通道共用一颗 ADC FS_CH = FS_ADC / CH_NUM # 每通道实际采样率 print(FS_CH) # 62500.0 Hz print(FS_CH / 44_100) # ≈1.417，相对 CD 采样率的余量 print(CH_NUM * 44_100) # 352800 Hz，ADC 的最低要求

FS_CH是每通道的有效采样率，FS_CH / 44_100这个比值决定了抗混叠滤波器要多陡——余量越小，滤波器阶数越高，模拟前端的成本和调试难度都会往上走。把这一层想明白，后面所有时序设计都是在守这62.5kHz。

2.2 一次转换的时序分解：CONVST、EOC、tACQ各管什么

500kSPS听着像个"速度指标"，其实它是一个除法结果：一次完整的采样加转换必须压在2微秒以内。AD7892的数据手册把这个2微秒拆成了两段——转换时间和采样时间，两段之和刚好等于2微秒，这不是巧合，而是器件设计时就把接口时序对齐到了采样率上。

这张表里最容易被忽略的是EOC。60ns的低脉冲，如果控制状态机跑在1MHz（周期1μs）上，靠"每个时钟读一次电平"的方式去等它，十有八九会漏掉——这不是逻辑写错，是采样定理在数字侧的另一种体现：你的观测频率不够高，就看不住一个窄事件。常见的处理思路是把EOC当成异步事件做边沿检测，或者干脆用一个远高于EOC宽度的控制时钟去同步它。

CONVST的宽度同理。状态机在1MHz下输出一个周期的脉冲就是1μs，远大于35ns，够用；但如果为了省资源把控制时钟降到100kHz，脉冲宽度变成10μs，虽然器件还是认，可整个采样节拍就被拉长了，62.5kHz的每通道采样率立刻保不住。时序设计的自由度其实很有限：时钟快了浪费资源和功耗，慢了直接违约。

2.3 为什么不用外部RAM：FIFO边写边读解决"存不下来"

方案论证阶段有三条路。用计数器配合CD4051做通道切换、用并行进程直接驱动AD574，省FPGA资源，但AD574最高50kHz，8路音频根本带不动；换成AD7892加外部RAM，电路简单、500kSPS也够，可外部RAM的读写速度跟不上高速连续采集，采样和存储之间会出现"写等读"的空转。

第三条路把缓存搬进FPGA内部，用FIFO。它的机制价值在于读写两端解耦：写侧被ADC的2微秒节拍驱动，一个周期写一个12位数据；读侧可以由后级处理器按自己的节奏突发取走，两边不需要互相等待。这就是原文说的"一边往队列里写数据，一边从队列中读数据"，本质是一个速率适配器。

FIFO深度不是随便定的，它由最坏阻塞时间决定：

t_write = 2e-6 # 写侧周期：500kSPS，2us 一个样点 t_block = 40e-6 # 读侧被其他事务阻塞的最坏时间（举例） depth = t_block / t_write print(int(depth) + 1) # 至少 21 个样点，实际取 2 的幂次如 32

t_block是读侧总线上可能发生的最长阻塞，深度取2的幂次是为了让地址指针自然回绕、比较逻辑只用一个最高位。深度不够，写指针追上读指针就会溢出丢点；深度过大，占的是FPGA内部宝贵的块RAM，可能挤掉其他模块。

提示：FIFO的空满标志一定要参与写使能判断。很多设计只在仿真里跑通，上板后偶发丢点，原因就是满标志晚了一拍。

3. 有限状态机：VHDL把AD7892的时序钉死在时钟上

3.1 状态机为什么比"计数器+并行进程"更抗毛刺

最初的方案一打算用进程的并行特性去驱动AD转换，思路是省资源。问题是并行进程展开后是一堆组合逻辑，组合逻辑的竞争冒险会输出毛刺，而CONVST这种"上升沿有效"的输入对毛刺极其敏感——一个几纳秒的尖峰就可能让采样保持器提前进入保持状态，采到一个错误的瞬时值。

有限状态机的价值不在"写法好看"，在于它把所有输出都挂在时钟沿上。状态的迁移只在时钟沿发生，输出的变化也只在时钟沿发生，两个时钟沿之间电路是稳定的。毛刺被时钟沿过滤掉了，代价是引入一个时钟周期的延迟，而这个延迟在2微秒的预算里完全付得起。

状态编码上还有个取舍：二进制编码用的触发器少，一位翻转就可能跨越多个状态位，译码组合逻辑深；独热码（one-hot）每个状态一个触发器，译码只需一个与门，速度更快，但消耗的触发器多。在FPGA这种触发器资源相对宽裕、LUT层级有限的器件上，状态数不多时独热码往往更划算。这套设计状态数少，两种编码都能过时序，选哪种更多是习惯问题。

3.2 状态划分与握手：从IDLE到CH_SWITCH的每一步

状态机的状态划分直接对应ADC的时序段落。下面这段VHDL把骨架写出来了，省略了具体的延时计数器和FIFO写入逻辑，只保留握手关系：

-- AD7892 采样控制状态机骨架 -- clk 频率需远高于 EOC 脉冲宽度（60ns），此处以 1MHz 示意 architecture rtl of ad_ctrl is type state_t is (IDLE, CONV, WAIT_EOC, LATCH, CH_SWITCH); signal st : state_t := IDLE; signal ch_addr : std_logic_vector(2 downto 0) := "000"; begin process(clk, rst_n) begin if rst_n = '0' then st <= IDLE; convst <= '0'; rd_n <= '1'; -- 读无效（高电平） ch_addr <= "000"; elsif rising_edge(clk) then case st is when IDLE => convst <= '0'; -- 先拉低，保证负脉冲有确定宽度 st <= CONV; when CONV => convst <= '1'; -- 上升沿：采样保持 + 启动转换 st <= WAIT_EOC; when WAIT_EOC => convst <= '0'; if eoc = '0' then -- 检测到 EOC 低脉冲，转换结束 st <= LATCH; end if; when LATCH => rd_n <= '0'; -- CS/RD 有效，等待 t6 = 40ns 后数据有效 st <= CH_SWITCH; -- 实际设计中此处插入延时计数器 when CH_SWITCH => rd_n <= '1'; ch_addr <= ch_addr + 1; -- 3 位自然回绕，0~7 循环 st <= IDLE; -- 下一轮，通道建立时间由延时模块保证 end case; end if; end process; end rtl;

convst的拉低和拉高被拆到两个状态里，是为了让脉冲宽度由状态驻留时间决定，而不是靠组合逻辑拼出来。rd_n对应AD7892的CS与RD组合，两个都有效时数据才上总线，t6=40ns这个量级靠1MHz时钟的一个周期（1μs）就覆盖了，但真实设计里为了不让读脉冲拖得太宽影响下一轮，会用一个小计数器精确控制。

eoc = '0'这个判断是整段代码里最脆弱的地方。EOC是60ns的低脉冲，如果控制时钟周期比它长，异步采样会漏；如果恰好采在边沿上，还可能进亚稳态。稳妥的做法是先把EOC打两拍同步，再对同步后的信号做下降沿检测，用"检测到一次边沿"代替"电平为低"作为迁移条件。这段代码为了可读性写成了电平判断，但放到工程里必须改。

ch_addr在CH_SWITCH状态自增，这正是原文所说的"记数脉冲是FPGA锁存AD转换数据的锁存信号"——通道号不是自由跑的马计数器，它跟每一次成功锁存严格绑定。通道号和数据的对应关系因此是确定的，不会出现"数据错位一路"的问题。

3.3 通道选择与延时模块：3位计数器怎么配合CD4051

8路模拟信号进CD4051这种8选1模拟开关，需要3位地址。3位二进制从000数到111再回绕，正好对应8个通道，一个位都不用多。这个计数器由锁存信号驱动，意味着每采完一路才换下一路，而不是按固定时间片轮转——后者在ADC响应变慢时会采到同一路的重复值。

真正决定采样质量的是通道切换后的等待。CD4051的导通电阻和分布电容会让切换瞬间的输出电压产生跳变，AD7892内部的采样保持电路需要时间把这点建立误差吸收掉，这就是tACQ ≥ 400ns的现实意义。原文里专门有一个"延时模块的设计"，作用就在这：用计数器把时钟周期数换算成纳秒级的等待，在ch_addr变化之后、下一个CONVST到来之前插进去。

延时量怎么定？不是取手册的最小值400ns就完事，而是"最小值 + 裕量"。模拟开关的建立时间与信号源内阻相关，源阻抗越高，建立越慢；前级放大器的输出阻抗、滤波器的电阻网络都会影响它。我一般的做法是先用一个偏保守的值（比如1μs）跑通，再用示波器看切换瞬间的波形，逐步往下压，直到看到跳变痕迹再回退一档。这比在纸面上算准要可靠。

3.4 串并输出选择：一个MODE引脚决定的两种系统形态

AD7892的MODE引脚接高电平走并行输出，DB0到DB11同时给出12位；接低电平走串行，SDATA上一帧是前4位补0加后12位转换结果，SCLK提供移位时钟。同一颗芯片、同一套采样时序，只因为这一个引脚的接法不同，落地的系统形态就分成了两支。

并行那一路适合接高速存储器，把采到的样点攒成块，再交给微机或其他处理器做后续处理。这条路的关键是总线带宽和地址译码，FPGA内部FIFO的读侧直接对接存储器的写时序，逻辑上很直接。

串行那一路的价值在传输距离上：把12位结果按帧打包，方便做调制后发到远端，远端解调还原。串行省引脚、省走线，代价是每帧要多个时钟周期才能把12位移完，对FIFO读侧的吞吐要求反而更高——如果串行发送速率低于采样速率，FIFO迟早会满。所以"MODE可选"听起来是个灵活性的加分项，实际使用时要先算清楚串行侧的位速率是否支撑得住62.5kHz×8的样点流，否则灵活性就是纸面上的。

4. 模拟前端：NE5532两级放大与20Hz~20kHz带通的级联逻辑

4.1 300mV到±10V：为什么必须两级放大、前级取反相

音源取普通CD输出，幅度约300mV。AD7892-1的输入范围可以配成±10V（VIN2接AGND）或±5V（VIN2接VIN1），设计选了±10V，这意味着放大倍数要落在10到30之间——太小了用不满ADC的动态范围，12位分辨率白白浪费；太大了信号稍强就削顶。

选NE5532的理由很具体：双运放、增益带宽积10MHz、转换速率9V/µs、输入失调电压±0.5mV、谐波失真0.001%、工作电压±3V到±22V。音频这种20Hz到20kHz的宽带信号，放大器的带宽和压摆率必须留足。

压摆率这一项可以量化校验。输出10V峰值、20kHz正弦，要求的最小转换速率是：

import math f, Vpk = 20_000, 10.0 sr_min = 2 * math.pi * f * Vpk # 单位 V/s print(sr_min / 1e6) # ≈1.257 V/us，NE5532 的 9V/us 有约 7 倍余量

1.26V/µs 对 9V/µs，余量充足。但余量充足不代表可以随便用：一旦把增益拉到30、输出逼近满幅，压摆率限制会以"高频大信号削顶"的形式出现，听感上是刺，看波形是顶部变圆。

前级取反相输入，是为了噪声和共模特性；但反相放大输出是倒相的，而ADC要的是正向摆幅。解决办法是把放大拆成两级：前级反相放大10倍，后级再放大1到3倍（用精密可调电阻调），两次倒相正好回正。这个安排的额外好处是增益分配可以微调，且后级的可调电阻不会影响前级的输入阻抗。

失调电压的影响也值得算一笔：±0.5mV的输入失调，被30倍增益放大后是15mV，折算到12位、±10V满量程（LSB = 20V / 4096 ≈ 4.88mV），相当于吃掉约3个LSB的直流偏移。对音频采集来说这点偏移不影响听感，但如果要做直流分量分析，就得在数字侧减掉或者加调零网络。

4.2 宽带带通为什么拆成高通与低通级联

带通滤波器的上下截止频率之比是20000/20 = 1000，远大于一个倍频程，属于宽带带通。宽带带通的直接实现很难做——高阶带通的元件取值会变得极不均衡，Q值和灵敏度都不好控制。工程上通用的解法是级联：一个20Hz高通串一个20kHz低通，通带自然就限定在两者之间。

这个拆法有个代价必须承认：两级一阶电路级联，在各自的截止频率处已经各衰减3dB，级联后通带边缘的实际衰减是叠加的，-3dB点会向通带内侧偏移。也就是说，按20Hz和20kHz算出来的元件值，实际通带会略窄于设计目标。如果指标卡得紧，要么把设计截止点往外推一点留裕量，要么提高滤波器阶数让过渡带更陡。

阶数由阻带衰减速率决定。一阶低通每十倍频程衰减20dB，二阶40dB，要让20kHz以上的干扰在折叠前被压到足够低，一阶往往不够。原文的设计流程里第一步就是"根据阻带衰减速率要求，确定滤波器的阶数n"，这个顺序不能颠倒——先定阶数再选电路形式，最后才算元件值。

4.3 从传递函数到元件值：滤波器设计的可复现路径

原文给出的设计步骤是七步：定阶数、选电路形式、由传递函数和归一化分母多项式建立系数方程组、解方程求元件值、EWB仿真、装板、调试。这条路径的价值在于每一步都有可验证的输出，不是"调到自己满意为止"。

元件值这一步可以用截止频率公式快速估算并反算校验：

import math def r_for(f, c): """按目标截止频率反推电阻""" return 1 / (2 * math.pi * f * c) def cutoff(r, c): """一阶 RC 的 -3dB 截止频率""" return 1 / (2 * math.pi * r * c) print(r_for(20, 0.1e-6)) # 高通 20Hz，C=0.1uF → ≈79577 欧 print(r_for(20e3, 1e-9)) # 低通 20kHz，C=1nF → ≈7958 欧 # 取标准值后反算校验偏移量 print(cutoff(79.6e3, 0.1e-6)) # ≈20.0 Hz print(cutoff(7.96e3, 1e-9)) # ≈20.0 kHz

r_for给出理论值，cutoff用来验证换成标准值（79.6k、7.96k）之后频率偏移了多少。电容取0.1µF和1nF这种常用值，是因为它们的容差和温度特性相对可控；如果电容容差是±5%，截止频率就会偏移约±5%，两个通道之间的相位差也会跟着漂。

调试阶段的方法原文写得很实在：输入端给10mV正弦，保持幅度不变慢慢改频率，用示波器看波形变化，重点观察截止频率附近电路是否真的呈现滤波特性。如果没有滤波特性，先查元件和连线，别急着换运放——这类问题九成是接错或虚焊。确认有滤波特性之后，再分别调低通和高通的截止频率，调的时候要注意只动一个元件，否则两个指标会互相牵制。

注意：扫频时务必保持输入幅度恒定。信号源内阻和线缆电容会随频率变化分压，输入幅度一漂，测出来的幅频特性就是错的。

5. FPGA配置与上电排查：SRAM掉电即失之后怎么救

5.1 LUT为什么记不住：SRAM工艺的天然代价

这套系统用的EP1K30TC144-3属于基于SRAM查找表结构的FPGA。逻辑单元要实现什么功能，取决于LUT里存的那几个比特，而这些比特存在SRAM里。SRAM的物理特性决定了它掉电就清零，没有任何非易失性可言。所以每次上电，FPGA都是一块"白板"，必须先把配置数据灌进去，它才知道自己是那个多通道采样控制器。

这不是设计缺陷，是工艺选择的必然结果。SRAM工艺的LUT可以做得很小、可以反复改写、可以用标准CMOS流程生产，代价就是配置信息必须放在芯片外面。反过来，基于反熔丝或Flash的器件掉电不丢配置，但不可反复擦写或者密度上不去。

原文对这个代价说得很坦率：野外作业的人员每次上电都要重新配置，很不方便。解决办法是加一颗专用配置器件，上电时自动把配置数据推进FPGA；这套设计没采用，原因是专用配置器件的价格。这就是一个典型的成本与可维护性的取舍，而且这个取舍的后果落在使用者身上，不在设计者身上——实验室里天天插着下载线，根本感觉不到不便；设备搬到野外，问题才暴露。

5.2 被动串行：配置时钟到底由谁推动

配置模式选的是被动串行（PS）。"被动"这两个字的含义是：FPGA自己不产生时钟，它等外面把时钟和数据一起送过来。外部的主控——可以是配置器件、可以是处理器、也可以是下载线——负责给出DCLK和数据，FPGA只是被动地一个比特一个比特地收。

这条通路的握手靠三根信号：nCONFIG拉低让FPGA进入配置复位状态，释放后nSTATUS变高表示准备好了，配置数据全部收完后CONF_DONE变高表示配置完成、进入用户模式。任何一步卡住，FPGA就停在配置阶段不工作，所有用户IO都是高阻——这时候万用表量什么都是"没反应"，很容易误判成芯片坏了。

选PS的理由是引脚少、时序简单、可扩展性强：换一个主控就能换一种加载方式，不需要改硬件。串行配置的位速率不高，30万门级别的器件配置数据量不大，加载时间在毫秒量级，对大多数应用可以接受。真正要注意的是DCLK的质量：时钟线上的过冲和振铃会让FPGA在某些比特上采错，配置数据错一位，整个设计的行为就完全不可预测——这类故障极难排查，因为现象可能表现为"某个通道数据不对"，而根本原因在配置阶段。

5.3 上电不工作：五条现象到原因的排查记录

现象一：上电后所有IO都是高阻，CONF_DONE始终为低。原因：配置根本没有完成。可能是nCONFIG没有正常释放，也可能是DCLK没有送来，或者配置数据源本身没有启动。 解决：先用示波器看nCONFIG的上升沿和DCLK有没有波形，确认时钟在动；再看nSTATUS有没有被拉低过（拉低说明配置过程中出错）。把这三根信号的时序对齐，问题基本就定位了。

现象二：采样数据固定不变，或者全是0、全是F。原因：状态机卡在WAIT_EOC。EOC是约60ns的窄脉冲，控制时钟周期比它长的时候会漏采，状态机永远等不到迁移条件，RD也就永远不发。 解决：把EOC先打两拍同步再做下降沿检测，用"边沿事件"代替"电平判断"；同时确认控制时钟频率至少是EOC宽度的数倍，必要时提高时钟或改用时序更宽松的读取方式。

现象三：相邻通道的数据互相串，第7通道里出现第1通道的残留。原因：通道切换后没有等够建立时间就发了CONVST。模拟开关的导通电阻和分布电容让切换瞬间的输出需要时间稳定，tACQ ≥ 400ns是最低要求，源阻抗高时还要更久。 解决：在CH_SWITCH之后插入延时计数器，先用保守值（1μs）跑通，再用示波器观察切换瞬间的跳变，逐步压缩到刚好不出现残留。同时检查前级放大器的输出阻抗是否偏大。

现象四：串行输出解出来的数据整体错位。原因：帧格式理解错。SDATA上一帧是前4位补0、后12位才是转换结果，如果按"从第一位开始就是数据"去解，等于整体右移了4位；另外SCLK的极性和采样边沿搞反，也会导致移位错位。 解决：用逻辑分析仪抓一帧完整的SDATA和SCLK，人工数位，确认第5位开始才是DB11。把帧头对齐之后，再核对SCLK是在上升沿还是下降沿移出数据，接收侧必须在对应的边沿采样。

现象五：高频段幅度明显低于预期，20kHz附近衰减比算出来的多。原因：高通和低通级联后，各自的-3dB点在通带边缘叠加，实际通带变窄；加上运放在大信号高频下的压摆率限制，以及电容容差导致的截止频率偏移。 解决：把设计截止点往外推一段（比如低通按24kHz设计）留裕量；用扫频的方式测实际幅频特性，和仿真曲线对比，偏差集中在高频就查运放和容差，偏差集中在低频就查高通级的元件值。

6. 设计取舍：把集成度推到FPGA里，代价落在哪

这套系统的核心思路是把能搬的都搬进FPGA：通道选择、AD控制、延时、串并输出选择、FIFO缓存，全部塞进一颗EP1K30。外围只剩模拟前端、ADC和电源，电路简单、稳定性好、改功能不用动板子。这是FPGA方案最诱人的地方，但代价也很清楚，而且分散在几个不同的层面。

第一层代价是配置依赖。SRAM工艺决定了每次上电都要重配，加专用配置器件能解决，但要花钱；不加就得靠人工或上位机，设备一出门就变成负担。这个取舍没有对错，只有场景：实验台架上不加配置器件完全合理，量产设备上不加就是把成本转移给了运维。

第二层是资源与速度的交换。FIFO搬进片内省掉了外部RAM和地址总线，读写一个周期就能完成，采样和存储的瓶颈确实被打通了；但块RAM是有限资源，FIFO深度一涨，能给其他模块留的余量就少。深度按最坏阻塞时间算、取2的幂次，是这里最实用的经验。

第三层是灵活性的隐性成本。串并双模看着通用，串行侧的位速率必须撑得住8路样点流，否则FIFO迟早溢出；并行侧要对接存储器时序，地址译码一点不能错。灵活性从来不是免费的，"可选"意味着两条路都得验证。

至于怎么验证这套东西到底成不成，我倾向按信号流的方向分级推进，每一级都有独立的判据：先单独调音频放大，测增益和带宽；再调有源滤波，扫频看幅频特性；然后单独验证FPGA硬件，确认配置能完成、时钟在跑；接着单独调AD采样模块，看EOC和数据总线；最后才联机。任何一级没过就不往下走，否则故障现象会互相掩盖——采样数据不对，可能是ADC，可能是通道切换，也可能是模拟前端的信号根本没进来。

从那以后我每次做这类混合信号系统，都强制走一遍"模拟—数字—接口—联机"的分级顺序，哪怕时间再紧也不跳步。跳过一次，代价通常是两天。这套设计的完整推演过程、各模块的原理与调试记录，都在这份资源里，值得对着自己的板子逐段过一遍。希望帮到你。

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