LTspice在差分放大电路仿真中的应用实例

用LTspice把差分放大电路“看透”：从原理到实战的完整闭环

你有没有遇到过这样的情况？
精心设计了一个差分放大电路，理论上CMRR应该有90dB以上，结果实测只有60dB；或者信号一加上去就失真，换个电阻值又恢复正常——但你说不清为什么。

问题往往出在理论与现实之间的鸿沟：晶体管不是理想的、电阻总有微小差异、电源也不是绝对干净。而这些细节，正是LTspice最擅长揭示的地方。

今天我们就以一个典型的BJT差分对为例，带你用LTspice一步步“拆解”整个电路行为——不只是跑个仿真看波形，而是真正理解它怎么工作、为什么这样表现、出了问题该怎么调。

差分放大器的核心使命：放大差模，压制共模

我们先别急着画电路图，先问一句：为什么要用差分结构？

假设你在做一个压力传感器前端电路，输出是毫伏级的小信号，走线长达1米。这段线上不仅有你要的信号，还有来自开关电源的50mV噪声、地回路引入的工频干扰……如果用单端放大，这些噪声会被一起放大。

而差分放大器的聪明之处在于：它只关心两个输入端的电压差。共模干扰通常同时出现在+和−端，只要两边受到的影响差不多，它们的“差”就近似为零——于是噪声被抑制了。

这就是所谓的共模抑制能力（CMRR），也是衡量差分电路性能的黄金指标。

最经典的实现方式，就是一对匹配的晶体管组成的“差分对”。我们以2N3904 BJT为例，搭建如下结构：

• Q1、Q2组成差分对；
• Q3配合R1、R2、Re构成镜像恒流源，提供IEE = 1mA；
• Rc1 = Rc2 = 5kΩ作为集电极负载；
• VCC = +12V，VEE = −12V双电源供电；
• 输入信号可分别施加差模或共模成分；
• 输出取Vo+ − Vo−的差动形式。

这个看似简单的电路，其实藏着很多门道。比如：
- 恒流源是不是真的“恒”？
- 两个三极管参数是否完全一致？
- 负载电阻稍有偏差会怎样？

这些问题，光靠手算很难回答。但LTspice可以。

为什么选LTspice？因为它更接近真实世界

市面上能做仿真的工具不少，Multisim界面友好，PSpice教学常用，但说到模拟电路深度验证，LTspice几乎是工程师的首选。

原因很简单：它是Analog Devices出品的，背后有海量真实器件的SPICE模型支持。你仿AD8605运放，不是用理想模块，而是用了ADI实验室测出来的精确模型。这意味着你的仿真结果，大概率能在面包板上复现。

更重要的是，LTspice速度快、无节点限制、完全免费，还支持命令行操作——适合做批量分析和自动化测试。

而且它的核心功能刚好契合差分电路的关键需求：

接下来我们就用这套组合拳，把这个差分电路彻底“打穿”。

实战演练：五步吃透差分对性能

第一步：让电路“活起来”——直流工作点分析

任何仿真之前，第一件事是确保电路处于正确的偏置状态。

我们在LTspice中画好电路后，添加一条指令：

.op

运行之后，点击查看“View > SPICE Error Log”，就能看到每个节点的电压和电流。

重点关注：
- Ic(Q1) 和 Ic(Q2) 是否接近0.5mA？（因为IEE=1mA，理想均分）
- Ve（发射极公共点）是否约为−0.7V？（考虑Vbe压降）
- Q3是否工作在放大区？Vce > Vbe 才算正常

如果发现某支路电流过大，可能是恒流源没建立起来。常见原因是Re太大导致Q3饱和，或者R1/R2分压不当。这时候你可以尝试调整偏置电阻比例，比如把R1从10k改成8.2k，重新仿真。

✅ 小贴士：可以用.param定义变量来快速调节，例如：

spice .param Rbias = 8.2k R1 vcc base_q3 {Rbias}

第二步：看看它能不能放大——瞬态响应测试

现在我们给输入加一个差模小信号：

• Vin+ = 1V + 10mV·sin(2π×1kHz×t)
• Vin− = 1V − 10mV·sin(2π×1kHz×t)

也就是在1V直流偏置上叠加一对反相的10mV正弦波。

设置瞬态分析：

.tran 0.1u 5m

观察输出差动电压 Vo_diff = V(out+) − V(out−)

预期结果：你应该看到一个放大后的正弦波，峰峰值可能达到几百毫伏。假设输入差模是20mVpp，输出是2Vpp，那实际差模增益就是100倍（40dB），符合预期。

但如果波形顶部被削平了呢？

这说明晶体管进入了饱和区。解决办法有两个：
1. 减小输入信号幅度；
2. 提高电源电压或降低Rc阻值，留出足够的摆幅空间。

🔍 调试经验：可以在输出端加一个小电容（如100pF）到地，观察是否会改善高频失真——这其实是米勒效应的表现。

第三步：摸清它的“脾气”——交流小信号增益与带宽

瞬态只是看某一频率下的表现，要想全面了解频率特性，必须做AC扫描。

关闭瞬态源，改为AC激励：

Vin+ in+ 0 ac 1 Vin− in- 0 ac -1

注意这里用了ac -1，表示差模输入。然后执行：

.ac dec 100 1 1Meg

绘制V(out+) - V(out−)的幅频曲线。

你会看到：
- 低频段增益平坦，称为中频增益；
- 随着频率升高，增益下降，转折点即为−3dB带宽；
- 若使用理想晶体管模型，带宽可能很宽；但换成真实2N3904模型后，结电容会让高频滚降加快。

此时可以对比理论估算：
- gm ≈ Ic / VT = 0.5mA / 26mV ≈ 19.2 mS
- Adm ≈ gm × Rc = 19.2m × 5k = 96 → 约39.6dB
- 实际仿真若接近此值，说明模型可信

第四步：检验真正的实力——共模抑制比（CMRR）测量

这才是差分放大器的“高考题”。

我们要分别测出：
1.差模增益 Adm(f)：输入差模信号，记录输出幅度
2.共模增益 Acm(f)：输入共模信号（两端同相），记录输出幅度

然后计算：

$$
\text{CMRR}(f) = 20 \log_{10} \left| \frac{A_{dm}(f)}{A_{cm}(f)} \right|
$$

具体操作：

# 先测差模 Vin+ in+ 0 ac 1 Vin− in- 0 ac -1

跑一次.ac，记下100Hz处的差动输出为2V → Adm = 2V/V

再改接共模：

Vin+ in+ 0 ac 1 Vin− in- 0 ac 1

同样频率下，若输出仅为20μV，则Acm = 20μV/V

那么CMRR = 20×log₁₀(2 / 20e-6) =80dB

💡 注意：理想情况下共模输出应为零，但由于恒流源输出阻抗有限（不是无穷大）、元件不匹配，总会有一点泄漏。

如果你发现CMRR只有50dB，就要怀疑以下几点：
- 恒流源质量太差（可用Widlar结构提升输出阻抗）
- Rc1和Rc2不匹配（换精密电阻或用电流镜替代）
- PCB布线不对称引入寄生差异

第五步：预演量产风险——蒙特卡洛分析

前面所有仿真都基于“完美元件”，但现实中每个电阻都有±1%误差，每对三极管也有参数漂移。

我们可以用.step结合随机函数来模拟这种情况：

.step param run 1 100 1 Rc1 out+ vcc {5k + 50*random} Rc2 out- vcc {5k + 50*random}

这段代码会让LTspice跑100次仿真，每次Rc在4.95k~5.05k之间随机取值。

然后观察输出失调电压的分布情况。你会发现：
- 大部分情况下输出接近0；
- 极少数情况偏离较大；
- 可以统计标准差，评估是否需要增加调零电路

🎯 进阶技巧：还可以加入.temp -40 25 85进行温度扫描，看看高温下CMRR会不会恶化。

容易踩的坑与应对秘籍

我在调试这类电路时，总结出几个高频“翻车点”：

❌ 坑1：静态电流不平衡

现象：Ic(Q1)=0.6mA，Ic(Q2)=0.4mA
原因：晶体管β不一致 or 基极偏置电阻不对称
对策：使用同一封装内的匹配对（如MAT03），或加入发射极负反馈电阻Re

❌ 坑2：输出失真严重

现象：正弦波顶部变平
原因：输出摆幅超过电源范围 or 晶体管进入饱和
对策：降低增益、提高电源电压、或采用Cascode结构扩展线性区

❌ 坑3：CMRR远低于预期

现象：理论100dB，实测仅60dB
原因：恒流源阻抗低、负载不匹配、布局不对称
对策：改用有源负载（电流镜）、加强电源去耦、PCB走线保持对称

❌ 坑4：高频自激振荡

现象：空载时输出有高频毛刺
原因：电源未去耦、长走线形成LC谐振
对策：在VCC/VEE引脚加0.1μF陶瓷电容就近滤波

写在最后：仿真不是终点，而是起点

很多人以为仿真只是为了“看起来没问题”，但真正的价值在于：

在动手搭电路之前，先把所有可能的问题暴露出来。

LTspice不仅仅是个绘图工具，它是你思考电路行为的延伸大脑。当你看到那个80dB的CMRR曲线时，你知道这不是魔法，而是对称性、偏置稳定性和元件精度共同作用的结果。

更进一步，你可以把LTspice和Python联动起来，自动提取每次仿真的CMRR数据，生成统计报告，甚至训练一个简单模型来预测最佳Rc组合——这才是未来模拟设计的趋势。

所以，下次当你准备焊接第一个焊点前，请先在LTspice里把整个电路“跑通十遍”。省下的不仅是元器件成本，更是宝贵的时间和耐心。

如果你也在做类似的设计，欢迎留言交流你在仿真中遇到的奇葩问题，我们一起“排雷”。