ADRV904x时钟方案设计与相位噪声分析

ADRV904x时钟方案设计与相位噪声分析

摘要

ADRV904x作为一款高性能收发器芯片，其本地振荡器（LO）的相位噪声直接影响发射信号的误差矢量幅度（EVM）。本文基于ADI公司应用笔记，系统分析了评估板（EVB）上AD9528时钟发生器对LO相位噪声的影响机制，提供了绕过AD9528直接输入理想时钟的硬件改造方案，并通过实测数据验证了改造效果。在此基础上，本文详细阐述了积分相位噪声与EVM之间的数学关系，给出了系统级EVM预算的计算方法。研究表明，虽然AD9528会引入额外的近端相位噪声，但在实际系统中，功率放大器（PA）的非线性失真往往主导EVM预算，使用AD9528作为DEVCLK源对系统整体性能的影响极为有限。

一、引言

在无线通信系统中，收发器的相位噪声性能是决定信号质量的关键因素之一。ADRV904x数据手册中给出的LO相位噪声指标是在理想DEVCLK条件下测得的，然而在实际评估和应用中，DEVCLK通常由板载时钟芯片提供，这可能导致实测性能与数据手册存在差异。

ADRV904x评估板采用AD9528作为时钟源，该芯片负责产生DEVCLK和SYSREF信号。AD9528具有抖动净化功能，能够将低质量的参考时钟“净化”后输出，但其自身也会引入一定的附加噪声。对于追求极致性能的系统设计，理解并量化这一影响至关重要。

二、评估板默认时钟架构分析

2.1 时钟树结构

ADRV904x评估板的默认时钟树架构如下：外部参考时钟从SMA接口J901输入，经过巴伦（Balun）转换为差分信号后送入AD9528的REFA输入端。AD9528锁定参考时钟后，通过内部锁相环（PLL）进行频率变换和抖动净化，最终产生两路主要输出：

• DEVCLK和SYSREF：送往ADRV904x芯片

• FPGA时钟：送往ADS10 FPGA板

2.2 相位噪声实测结果

应用笔记中提供了在3500MHz LO频率下的相位噪声对比测试结果：